CN109390346A - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括半导体衬底；叠层结构，位于所述半导体衬底上方，用于形成存储阵列；导电通道，贯穿所述叠层结构，并与所述叠层结构绝缘；以及多个隔离结构，分布于所述导电通道两侧，每个所述隔离结构至少包括贯穿所述叠层结构的第一沟槽和第二沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同。本发明实施例的3D存储器中的隔离结构包括至少两个开口尺寸不同的沟槽，多个沟槽的互补效应使得导电通道和隔离结构可以通过一步蚀刻形成，降低了对制造工艺的要求，同时提升3D存储器件的电隔离效果。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术领域，更具体地，涉及3D存储器件及其制造方法。

背景技术

随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在3D存储器件中，多个阵列结构和/或外部电路之间设置有互连结构，进一步地，在多个堆叠的阵列结构中刻蚀形成通孔进而组成导电通道电连接多个阵列结构和/或外部电路的工艺已经可以实现，在多个堆叠的阵列结构中刻蚀形成沟槽用于隔离3D存储器件中的导电通道或者晶体管等器件的工艺也已经实现。然而，本申请的发明人发现，在该3D存储器件中一步蚀刻形成通孔和沟槽的工艺会导致沟槽隔离效果差、互连结构表面不平坦的缺点。因此，期待进一步改进3D存储器件的隔离结构以提高隔离效果、产品良率和简化生产工艺。

为更好地实现半导体器件中各结构部件之间的电隔离效果以及更有效率地实现各结构部件之间的电连接，以使得3D存储器件具有稳定的电隔离特性以及良好的电连接能力，期望进一步改进3D存储器件的结构及其制造方法，不仅能提高3D存储器件的存储密度，而且进一步简化制造工艺，降低制造成本，提高良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，贯穿阵列结构的隔离结构包括开口尺寸不同的至少两个沟槽，从而可以简化制造工艺和提升3D存储器件间电隔离的效果。

根据本发明的第一方面，提供一种3D存储器件，包括:半导体衬底；叠层结构，位于所述半导体衬底上方，用于形成存储阵列；导电通道，贯穿所述叠层结构，并与所述叠层结构绝缘；以及多个隔离结构，分布于所述导电通道两侧，其中，每个所述隔离结构至少包括贯穿所述叠层结构的第一沟槽和第二沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同。

优选地，还包括：位于所述半导体衬底中的电路结构；以及位于所述半导体衬底中的接触部，所述电路结构通过所述接触部与所述导电通道相连，所述导电通道提供所述电路结构与外部电路和/或所述存储阵列之间的电连接。

优选地，所述电路结构包括CMOS电路。

优选地，还包括互连结构，所述叠层结构位于所述半导体衬底和所述互连结构之间，所述互连结构与所述导电通道电连接。

优选地，所述第一沟槽和所述第二沟槽的开口尺寸均小于所述导电通道的开口尺寸。

优选地，所述叠层结构包括交替堆叠的多个栅极电极层和多个绝缘层，并且所述多个栅极电极层图案化为台阶状，从而形成台阶结构，在所述台阶结构提供字线的电连接区。

优选地，还包括：贯穿所述叠层结构的多个第一沟道，所述多个第一沟道位于所述叠层结构的中间区域；贯穿至少部分所述叠层结构的多个第一虚拟沟道，所述多个虚拟沟道的位置与所述台阶结构对应。

优选地，每个所述栅极电极层被分割成多条栅线，所述导电通道位于所述多条栅线之间的缝隙中。

优选地，所述导电通道和所述叠层结构之间覆盖层间介质层隔离，每个所述沟槽中填充所述绝缘材料。

优选地，在每个所述隔离结构中，所述第一沟槽比所述第二沟槽靠近所述导电通道，所述第一沟槽的开口尺寸小于所述第二沟槽的开口尺寸。

所述第一沟槽与所述第二沟槽沿水平方向的截面积从所述台阶结构上表面延伸至所述台阶结构下表面的方向逐渐减小。

根据本发明实施例另一方面，提供一种3D存储器件的制造方法，包括：形成半导体衬底；形成叠层结构，所述叠层结构位于所述半导体衬底上方；形成导电通道，所述导电通道贯穿所述叠层结构，并与所述叠层结构绝缘；以及形成多个隔离结构，所述隔离结构分布于所述导电通道两侧，其中，每个所述隔离结构至少包括贯穿所述叠层结构的第一沟槽和第二沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同。

优选地，所述导电通道和所述隔离结构同步蚀刻形成。

优选地，还包括：在所述半导体衬底中形成电路结构；以及在所述半导体衬底中形成接触部，所述电路结构通过所述接触部与所述导电通道相连，所述导电通道提供所述电路结构与外部电路和/或所述存储阵列之间的电连接。

优选地，所述电路结构包括CMOS电路。

优选地，还包括：形成互连结构，所述叠层结构位于所述半导体衬底和所述互连结构之间，所述互连结构与所述导电通道电连接。

优选地，所述第一沟槽和所述第二沟槽的开口尺寸均小于所述导电通道的开口尺寸。

优选地，所述叠层结构包括交替堆叠的多个栅极电极层和多个绝缘层，并且所述多个栅极电极层图案化为台阶状，从而形成台阶结构，在所述台阶结构提供字线的电连接区。

优选地，还包括：形成贯穿所述叠层结构的多个第一沟道，所述多个第一沟道位于所述叠层结构的中间区域；以及形成贯穿至少部分所述叠层结构的多个第一虚拟沟道，所述多个第一虚拟沟道的位置与所述台阶结构对应。

优选地，每个所述栅极电极层被分割成多条栅线，所述导电通道位于所述多条栅线之间的缝隙中。

优选地，所述导电通道的隔离和每个所述沟槽的填充同步形成，所述导电通道和所述叠层结构之间覆盖层间介质层形成隔离，每个所述沟槽中填充所述层间介质层。

优选地，在每个所述隔离结构中，所述第一沟槽比所述第二沟槽靠近所述导电通道，所述第一沟槽的开口尺寸小于所述第二沟槽的开口尺寸。

与现有技术不同，本发明实施例的3D存储器中的隔离结构包括至少两个开口尺寸不同的沟槽，开口尺寸较小的沟槽隔离效果良好，开口尺寸较大的沟槽填充效果良好，多个沟槽的互补效应使得导电通道和隔离结构可以通过一步蚀刻形成，降低了对制造工艺的要求，同时提升3D存储器件的电隔离效果。

进一步地，阵列结构中位于隔离结构之间的导电通道可以实现3D存储器件中CMOS电路和/或外部电路之间的电连接。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a示出存储器件的存储单元串的电路示意图，图1b示出存储器件的存储单元串的结构示意图。

图2示出根据本发明实施例的3D存储器件的立体透视图。

图3示出图2中3D存储器件沿AA线的截面示意图。

图4a至4c示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a示出半导体器件的存储单元串的电路示意图，图1b示出半导体器件的存储单元串的结构示意图。在该实施例中存储单元串10例如包括4个存储单元。

如图1a所示，半导体器件中包括多个存储单元串，存储单元串10包括沿通路端彼此串联的第一选择晶体管M1、存储晶体管M3-M6、第二选择晶体管M2，第一选择晶体管M1的漏极连接位线BL，第二选择晶体管M2的源极连接源极线SL，第一选择晶体管M1的栅极连接至第一选择线SSL，第二选择晶体管M2的栅极连接至第二选择线GSL。存储晶体管M3至M6的栅极分别连接至字线WL1至WL4中相对应的字线。

如图1b所示，存储单元串100的第一选择晶体管M1和第二选择晶体管M2分别包括栅极电极层11和12，存储晶体管M1至M4分别包括栅极电极层13，栅极电极层与存储单元串10中晶体管的堆叠顺序一致，相邻的栅极电极层之间采用绝缘叠层彼此隔开，从而形成存储单元串的栅叠层结构。存储单元串10包括沟道柱14，沟道柱14与栅叠层结构相邻并且贯穿栅叠层结构。在栅极层11、12与沟道柱14之间夹有势垒氧化物层15分别形成第一选择晶体管M1和第二选择晶体管，在栅极层13外围的势垒氧化物层15与沟道柱14之间依次夹有电荷累积层16、隧穿氧化物层17形成存储晶体管M3-M6。

在写入操作中，存储单元串10通过驱动电路控制源极线SL、位线BL、第一选择线SSL(Source Selective Line)、第二选择线(Gate Selective Line)、字线WL1至WL4，选择对应地存储晶体管导通，该存储晶体管沟道区的电荷经由隧穿氧化层17到达电荷累积层16，从而将数据转变成电荷存储于存储晶体管的电荷累积层16中，完成数据的写入。

在读取操作中，存储单元串10根据存储晶体管中选定的存储晶体管的导通状态判断电荷累积层中的电荷量，从而获得该电荷量表征的数据。进一步地，驱动电路根据位线BL和源极线SL上检测的电信号判断选定的存储晶体管的导通状态，从而获得存储晶体管中存储的数据，完成数据的读取。

需要说明的是，在该实施例中，沟道柱14例如由掺杂多晶硅形成，隧穿氧化层17和势垒氧化物层15分别由氧化硅形成，电荷累积层16由绝缘叠层组成，例如包含金属或者半导体的微粒的氮化硅及氮氧化硅，栅极电极层例如由金属钨形成。沟道柱14的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道柱14可以是N型掺杂的多晶硅。并且存储单元串中存储单元数量可以根据实际需求为任意数目。

图2示出根据本发明实施例的3D存储器件的透视图。图3示出本发明实施例的3D存储器件的剖面图。为了清楚起见，在图2中未示出3D存储器件中阵列结构的各个绝缘叠层。

结合图2图3所示，本实施例中示出的3D存储器件包括在半导体衬底111上形成的半导体结构110和堆叠在半导体结构110上方的叠层结构。

半导体结构110包括半导体衬底111、依次位于所述半导体衬底111上方被所述半导体衬底包围的第一阱区112、第二阱区113、在半导体衬底111中至少包围且邻接第二阱区113的第三阱区115、分别形成在第二阱区113和第三阱区115中的第一掺杂区114和第二掺杂区116、以及形成在半导体结构110远离衬底111的第一表面向半导体结构110内部延伸的接触部117，第一阱区112和第二阱区113的掺杂类型不同，第一掺杂区114和第二掺杂区116的掺杂类型不同。具体地，半导体衬底111例如为单晶硅、多晶硅、掺杂型硅、硅锗、锗中的任一种，第一阱区112例如为深N型阱，第二阱区113例如为高压P型阱，第三阱区115例如为高压N型阱，第一掺杂区114例如为P型掺杂，第二掺杂区116例如为N型掺杂，进一步地，在半导体结构110的半导体衬底111上形成用于驱动选择晶体管和存储晶体管的CMOS电路，以便于对3D存储器件中的存储单元进行编程操作。进一步，接触部117例如至少从第一表面延伸至半导体结构110中，进而接触部117例如从第一表面延伸至半导体衬底111中，以实现3D存储器件中CMOS电路与阵列结构和/或外部电路间的电连接，接触部117由导电材料形成。

叠层结构，堆叠在半导体结构110的第一表面上方，用于形成存储阵列。还包括贯穿叠层结构的第一沟道230、第一虚拟沟道241、导电通道242以及分布于导电通道242两侧的隔离结构210。

叠层结构包括绝缘叠层结构和栅极叠层结构，绝缘叠层结构包括多层互相交叠的绝缘层221与牺牲层222，在后续的工艺中，牺牲层222被栅极电极层223代替，相邻的栅极电极层223之间彼此采用层间绝缘层221隔开，交叠地形成栅叠层结构形，栅叠层结构和绝缘叠层相对应。在3D存储器件中，叠层结构为删叠层结构，并且多个栅极电极层223图案化为台阶状，从而形成台阶结构，在台阶结构中提供字线的电连接区。具体地，绝缘层例如为氧化硅、氮化硅和高介电常数绝缘材料中的一种或者多种的组合，牺牲层例如为氮化硅。

栅极电极层223的尺寸从台阶结构的下表面到台阶结构的上表面依次递减，其中，台阶结构的下表面为与半导体结构110的第一表面接触，台阶结构的上表面背向半导体结构110的第一表面，具体地，栅极电极223列例如可以是钨、铜、铝和金属硅化合物中的一种或多种的组合。栅极电极223包括存储栅极电极、第一选择栅极电极与第二选择栅极电极，存储栅极电极的数量多于选择栅极电极，其中，栅极电极223的堆叠顺序与存储单元串10中的顺序一致。

第一沟道230与第一虚拟沟道241贯穿台阶结构，第一沟道230与第一虚拟沟道241的一端和半导体结构110的第一表面接触，第一沟道230的另一端位于台阶结构的上表面，第一虚拟沟道241的另一端处于绝缘层221中。具体地，第一沟道位于栅叠层结构的中间区域。

具体地，第一沟道230以及栅极电极223形成阵列结构中的存储单元串，栅极电极223与第一沟道230内部的沟道柱235、隧穿氧化层234、电荷累积层233和势垒氧化物层232形成存储晶体管。在第一沟道230的两端，栅极电极223与沟道柱235和势垒氧化物层232形成上选择晶体管和下选择晶体管。第一沟道230靠近半导体结构110的一端包括半导体层231，进而半导体层231延伸至半导体结构110中的第二阱区113相接触，形成有效的存储单元，具体地，半导体层例如可以是钨、铜、铝和金属硅化合物中的一种或多种的组合。沟道柱235沿半导体层231上部延伸至第一沟道230靠近台阶结构上表面的部位。

具体地，第一虚拟沟道241与第一沟道230的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极电极。在3D存储器件中，第一虚拟沟道241未与位线相连接，仅仅提供机械支撑作用，而并未形成选择晶体管和存储晶体管。

导电通道242贯穿整个台阶结构，至少侧表面覆盖层间介质层213以绝缘，导电通道242接触半导体结构110的第一表面的一端覆盖或部分覆盖半导体结构110中的接触部117，通过导电通道242实现半导体结构中电路(CMOS电路)与阵列结构电连接或者通过阵列结构与外围电路或者堆叠在阵列结构上的多个阵列结构电连接。优选地，在绝缘区域中，导电通道242例如是多个导电柱组成的阵列。

隔离结构210包括第一沟槽211和第二沟槽212，第一沟槽211的开口宽度和第二沟槽212的开口宽度均小于导电通道242的开口宽度，第一沟槽211与第二沟槽212沿水平方向的截面积例如从台阶结构上表面延伸至台阶结构下表面的方向逐渐减小，并且第一沟槽211与第二沟槽212贯穿台阶结构。进而在第一沟槽211和第二沟槽212中填充层间介质层213形成隔离结构210，用于实现3D存储器件间COMS电路和阵列结构和/或外部电路的电隔离。

本实施例中，优选地，在半导体结构110的半导体衬底111中例如包括CMOS电路，采用导电通道提供CMOS电路与外部电路之间的电连接。位于半导体结构110上方的阵列结构可以通过导电通道242与半导体结构110中的电路电连接，也可以在该阵列结构上堆叠互连结构与互连结构上方的外部电路和/或阵列结构电连接，即该3D存储器件中在半导体结构上方不仅限于堆叠一个阵列结构，本实施例的实现不限于此。

优选地，隔离结构210至少包括两个开口尺寸不同的沟槽，该沟槽例如为深沟槽，贯穿叠层结构。隔离结构中开口宽度较大的第一沟槽的填充效果较高，而开口宽度较小的第二沟槽的电隔离效果更好，第二沟槽比第一沟槽更靠近导电通道，互补的双沟槽隔离结构在降低了工艺要求的同时提升了隔离效果。进一步地，不同开口尺寸的沟槽中的填充材料可以不同，该实施可以根据需求在控制成本的前提下最大限度的提升隔离效果。

优选地，半导体结构的第一表面形成多个接触部，采用该接触部形成导电通道时对位简单，提升了产品良率。

图4a至4c示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

如图4a所示，该步骤在半导体结构110上形成绝缘叠层结构。

在半导体衬底111中，利用离子注入形成第一阱区112、第二阱区113、第三阱区115、第一掺杂区114以及第二掺杂区116。

半导体衬底111例如为单晶硅衬底，在半导体衬底111中依次形成第一阱区112，第二阱区113、围绕并邻接第二阱区113的第三阱区115，第一阱区112与第三阱区115的掺杂类型为N型掺杂，第二阱区113为高压P型阱区，第三阱区115为高压N型阱区。进一步地，在第二阱区113与第三阱区115中分别形成第一掺杂区114与第二掺杂区116，第一掺杂区114与第二掺杂区142的掺杂类型分别为P型掺杂与N型掺杂。第二阱区113与第三阱区115可形成导电连接区。并且在第二阱区113的表面形成接触部117，接触部117沿靠近半导体衬底111的方向垂直延伸，优选地，接触部延伸至半导体衬底111中。在半导体衬底111中还形成用于驱动阵列结构中存储晶体管和选择晶体管的CMOS电路(图中未示出)。

进而，在上述半导体衬底结构的第一表面上依次交替地堆叠层间绝缘层221与牺牲层222，形成绝缘叠层结构，用于形成绝缘叠层的工艺例如包括热氧化、溅射或化学气相沉积。在一些优选实施例中，最上方的牺牲层222相对较厚，为3D存储器件的后续平坦化步骤提供余量。其中远离半导体结构的牺牲层两边的长度逐渐递减，形成台阶，以提供电连接区。后续中，牺牲层222通过刻蚀、沉积等工艺替换成栅极导体，栅极导体进一步连接字线。栅极导体通过栅极缝隙形成多个栅极电极223，栅极电极223之间通过层间绝缘层221交叉堆叠形成栅叠层结构，并且多个栅极电极223图形化形成台阶结构。

如图4b所示，分别在阵列结构的A区域中形成多个第一沟道230，在B区域中形成多个第一虚拟沟道241，其中A区域为台阶结构的中间区域，B区域对应于台阶结构的边缘区域。

第一沟道230的下部包括半导体层231。进一步地，第一沟道230包括从其上部延伸至半导体层231的沟道柱235。从第一沟道230的中间部分，包括依次堆叠在沟道柱235上的隧穿氧化物层234、电荷累积层233和垒势氧化物层232，第一沟道230下端的半导体层231与半导体衬底111中的第二阱区113相接触。在3D存储器件中，第一沟道230的上端与位线相连接，从而形成有效的存储单元。优选地，在该实施例中，第一沟道230还包括作为芯部的绝缘层236，绝缘层236位于半导体层231的上方，沟道柱235、隧穿氧化物层234、电荷累积层233和垒势氧化物层232形成围绕芯部的叠层结构。在实际应用中第一沟道230中可以省去绝缘层236。

第一虚拟沟道241与第一沟道230的内部结构可以相同或不同，并且至少穿过栅叠层结构中的部分栅极电极223。在3D存储器件中，第一虚拟沟道241并未与位线连接，仅仅提供机械支撑作用，所以第一虚拟沟道241没有形成有效的存储单元。

进一步地，如图4c所示，在阵列结构的台阶结构A区域形成导电通道242、隔离结构210。

具体地，在第一沟道230之间一步刻蚀形成贯穿台阶结构的导电通道242和位于导电通道242和第一沟道230之间的隔离结构210，导电通道242与半导体结构第一表面接触的一端覆盖或者部分覆盖半导体结构中的接触部117，隔离结构210包括两个开口尺寸不同的第一沟槽211和第二沟槽212，进一步地，第一沟槽211靠近第一沟道230，第二沟槽212靠近导电通道242，第一沟槽211的开口宽度均大于第二沟槽212的开口宽度。本实施例中第一沟槽211开口宽度大于第二沟槽212的开口宽度，因此第一沟槽211的填充效果优于第二沟槽212的填充效果，第二沟槽212的电隔离效果优于第一沟槽211的电隔离效果。具体地，第一沟槽211和第二沟槽212的开口宽度均小于导电通道242的开口宽度。

进一步地，隔离结构210中两个不同开口尺寸的沟槽具有互补效应，在提升隔离效果的基础上降低了刻蚀工艺的要求，因此用于形成导电通道242的通孔和形成隔离结构的至少两个沟槽可以通过对应的光刻掩膜一步蚀刻形成。并且隔离结构的多沟槽结构更利于隔离结构两端所在平面的平坦化。

进一步地，如图3所示，在上述阵列结构的基础上，在隔离结构210的沟槽中填充层间介质层213以及在隔离结构远离半导体结构一端所在的表面和导电通道至少侧表面覆盖层间介质层213，形成隔离结构210用于3D存储器件间的隔离，以及形成导电通道242用于3D存储器件间的电连接，其中层间介质层213为绝缘材料，例如可以是氧化硅、氮化硅和高介电常数绝缘材料中的一种或者多种的组合。

优选地，导电通道242的隔离和每个沟槽的填充同步形成，导电通道242和叠层结构之间覆盖层间介质层213形成隔离，每个沟槽中填充层间介质层213。

优选地，在本实施例中，隔离结构210中第一沟槽211和第二沟槽212中的填充材料可以根据实际需求在控制成本的前提下采用不同的绝缘材料填充，以使得该隔离结构210达到符合要求的隔离效果。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (23)

1.一种3D存储器件，包括:

半导体衬底；

叠层结构，位于所述半导体衬底上方，用于形成存储阵列；

导电通道，贯穿所述叠层结构，并与所述叠层结构绝缘；以及

多个隔离结构，分布于所述导电通道两侧，

其中，每个所述隔离结构至少包括贯穿所述叠层结构的第一沟槽和第二沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同。

2.根据权利要求1所述的3D存储器件，其中，还包括：

位于所述半导体衬底中的电路结构；以及

位于所述半导体衬底中的接触部，所述电路结构通过所述接触部与所述导电通道相连，所述导电通道提供所述电路结构与外部电路和/或所述存储阵列之间的电连接。

3.根据权利要求2所述的3D存储器件，其中：所述电路结构包括CMOS电路。

4.根据权利要求1所述的3D存储器件，其中，还包括互连结构，所述叠层结构位于所述半导体衬底和所述互连结构之间，所述互连结构与所述导电通道电连接。

5.根据权利要求1所述的3D存储器件，其中，所述第一沟槽和所述第二沟槽的开口尺寸均小于所述导电通道的开口尺寸。

6.根据权利要求1所述的3D存储器件，其中，所述叠层结构包括交替堆叠的多个栅极电极层和多个绝缘层，并且所述多个栅极电极层图案化为台阶状，从而形成台阶结构，在所述台阶结构提供字线的电连接区。

7.根据权利要求6所述的3D存储器件，其中，还包括：

贯穿所述叠层结构的多个第一沟道，所述多个第一沟道位于所述叠层结构的中间区域；

贯穿至少部分所述叠层结构的多个第一虚拟沟道，所述多个第一虚拟沟道的位置与所述台阶结构对应。

8.根据权利要求1所述的3D存储器件，其中，每个所述栅极电极层被分割成多条栅线，所述导电通道位于所述多条栅线之间的缝隙中。

9.根据权利要求1所述的3D存储器件，其中，所述导电通道和所述叠层结构之间覆盖层间介质层隔离，每个所述沟槽中填充所述绝缘材料。

10.根据权利要求1所述的3D存储器件，其中，在每个所述隔离结构中，所述第一沟槽比所述第二沟槽靠近所述导电通道，所述第一沟槽的开口尺寸小于所述第二沟槽的开口尺寸。

11.根据权利要求1所述的3D存储器件，其中，所述第一沟槽与所述第二沟槽沿水平方向的截面积从台阶结构上表面延伸至台阶结构下表面的方向逐渐减小。

12.一种3D存储器件的制造方法，包括：

形成半导体衬底；

形成叠层结构，所述叠层结构位于所述半导体衬底上方；

形成导电通道，所述导电通道贯穿所述叠层结构，并与所述叠层结构绝缘；以及

形成多个隔离结构，所述隔离结构分布于所述导电通道两侧，

其中，每个所述隔离结构至少包括贯穿所述叠层结构的第一沟槽和第二沟槽，所述第一沟槽的开口尺寸与所述第二沟槽的开口尺寸不同。

13.根据权利要求12所述的方法，其中，所述导电通道和所述隔离结构同步蚀刻形成。

14.根据权利要求12所述的方法，其中，所述导电通道的隔离和每个所述沟槽的填充同步形成，所述导电通道和所述叠层结构之间覆盖层间介质层形成隔离，每个所述沟槽中填充所述层间介质层。

15.根据权利要求12所述的方法，其中，还包括：

在所述半导体衬底中形成电路结构；以及

在所述半导体衬底中形成接触部，所述电路结构通过所述接触部与所述导电通道相连，所述导电通道提供所述电路结构与外部电路和/或所述存储阵列之间的电连接。

16.根据权利要求15所述的方法，其中：所述电路结构包括CMOS电路。

17.根据权利要求12所述的方法，其中，还包括：

形成互连结构，所述叠层结构位于所述半导体衬底和所述互连结构之间，所述互连结构与所述导电通道电连接。

18.根据权利要求12所述的方法，其中，所述第一沟槽和所述第二沟槽的开口尺寸均小于所述导电通道的开口尺寸。

19.根据权利要求12所述的方法，其中，所述叠层结构包括交替堆叠的多个栅极电极层和多个绝缘层，并且所述多个栅极电极层图案化为台阶状，从而形成台阶结构，在所述台阶结构提供字线的电连接区。

20.根据权利要求19所述的方法，其中，还包括：

形成贯穿所述叠层结构的多个第一沟道，所述多个第一沟道位于所述叠层结构的中间区域；以及

形成贯穿至少部分所述叠层结构的多个第一虚拟沟道，所述多个虚拟沟道的位置与所述台阶结构对应。

21.根据权利要求12所述的方法，其中，每个所述栅极电极层被分割成多条栅线，所述导电通道位于所述多条栅线之间的缝隙中。

22.根据权利要求12所述的方法，其中，在每个所述隔离结构中，所述第一沟槽比所述第二沟槽靠近所述导电通道，所述第一沟槽的开口尺寸小于所述第二沟槽的开口尺寸。

23.根据权利要求12所述的方法，其中，所述第一沟槽与所述第二沟槽沿水平方向的截面积从台阶结构上表面延伸至台阶结构下表面的方向逐渐减小。