CN109390234B - 一种具有凹槽栅的增强型氮化镓异质结hemt的刻蚀方法 - Google Patents

一种具有凹槽栅的增强型氮化镓异质结hemt的刻蚀方法 Download PDF

Info

Publication number
CN109390234B
CN109390234B CN201811230221.2A CN201811230221A CN109390234B CN 109390234 B CN109390234 B CN 109390234B CN 201811230221 A CN201811230221 A CN 201811230221A CN 109390234 B CN109390234 B CN 109390234B
Authority
CN
China
Prior art keywords
layer
etching
plasma
algan
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811230221.2A
Other languages
English (en)
Other versions
CN109390234A (zh
Inventor
周炳
陈雨雁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ZHANGJIAGANG EVER POWER SEMICONDUCTOR CO Ltd
Original Assignee
ZHANGJIAGANG EVER POWER SEMICONDUCTOR CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ZHANGJIAGANG EVER POWER SEMICONDUCTOR CO Ltd filed Critical ZHANGJIAGANG EVER POWER SEMICONDUCTOR CO Ltd
Priority to CN201811230221.2A priority Critical patent/CN109390234B/zh
Publication of CN109390234A publication Critical patent/CN109390234A/zh
Application granted granted Critical
Publication of CN109390234B publication Critical patent/CN109390234B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法。通过分别采用氧等离子体对帽层和多层外延层表面进行氧化,分别形成第一氧化层和第二氧化层,然后采用气体等离子体对第一氧化层和第二氧化层进行刻蚀。由于第二氧化层含有铝的氧化物,铝的氧化物较为致密,一定程度上降低了刻蚀速率,刻蚀损伤较小,从而获得较光滑的刻蚀表面,提高了刻蚀精度,每一个刻蚀循环都会完成固定的纳米级刻蚀深度,通过多次循环刻蚀可实现所要求的刻蚀精度和表面平整度,同时工艺过程中采用紫外激光测厚仪测量刻蚀的厚度以及配合质谱仪监测铝的离子浓度控制工艺进度。

Description

一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法
技术领域
本发明涉及半导体技术领域,特别的,涉及一种具有凹槽栅的增强型氮化镓异质结HEMT(高电子迁移率晶体管)的刻蚀方法。
背景技术
宽禁带半导体材料GaN(氮化镓)具有禁带宽度宽、临界击穿电场强度大、饱和电子速度高、介电常数小以及良好的化学稳定性等特点,特别是基于GaN的ALGaN/GaN结构具有更高的电子迁移率,使得GaN器件具有低的导通电阻、高的工作频率,能满足下一代电子装备对功率器件更大功率、更高频率、更小体积和更恶劣高温工作的要求。
现有的实现增强型GaN HEMT器件的方法有:凹槽栅技术、氟离子注入技术、P-GaN盖帽技术和Cascode技术。通常采用刻蚀工艺实现凹槽栅增强型GaN HEMT,刻蚀凹槽栅能降低栅极到沟道的距离从而提高栅极对沟道的控制,能够有效提高器件的阈值电压。同时,凹槽栅刻蚀能够提高器件跨导,提高ALGaN/GAN的高频性能,减少由于栅长减短而引起的短沟道效应。
中国专利CN107293587A公开了一种通过采用含有HBr与He的刻蚀气体产生的等离子体对GaN/ALGaN层进行蚀刻,从而形成GaN/ALGaN栅槽,然而,由于蚀刻过程中,离子轰击造成刻蚀材料化学键断裂的同时造成表面产生刻蚀损伤,刻蚀精度不易控制,增加表面漏电。
发明内容
本发明所要解决的技术问题是:为了克服现有技术中存在的上述问题,现提供一种减少刻蚀损伤的氮化镓异质结HEMT的刻蚀方法,包括以下步骤:
S100:在一半导体衬底上形成GaN/AlGaN多层外延材料层,所述多层外延材料层自下往上依次包括:缓冲层、多层外延层以及帽层,所述多层外延层包括依此设置的GaN层、AlN层以及AlGaN层,所述AlGaN层位于所述AlN层和所述帽层之间;
S200:在所述GaN/AlGaN多层外延材料层的表面形成刻蚀阻挡层,所述刻蚀阻挡层为Al2O3
S300:将所述刻蚀阻挡层的中间部分通过光刻形成凹槽,将所述帽层表面暴露出来;
S400:使用氧等离子体对暴露出来的所述帽层进行氧化处理以形成第一氧化层;
S500:采用气体等离子体对步骤S400中形成的所述第一氧化层进行刻蚀,以去除所述第一氧化层;
S600:使用氧等离子体对经步骤S500处理后暴露出来的AlGaN层进行一定深度的氧化处理以形成第二氧化层;
S700:采用气体等离子体对步骤S600中形成的所述第二氧化层进行刻蚀,以去除所述第二氧化层;
S800:重复步骤S600和步骤S700,直至在所述AlGaN层上刻蚀形成所需深度的凹槽栅结构。
进一步地,在步骤S700中,采用紫外激光测厚仪实时监测所述凹槽处的增强型氮化镓异质结HEMT的厚度,确定刻蚀终点。
进一步地,所述衬底为Si衬底或SiC衬底。
进一步地,所述缓冲层为0.8-1.2um AlN层。
进一步地,所述GaN层为1.8-2.2um,所述AlN层为0.9-1.1nm,所述AlGaN层为23-29nm。。
进一步地,所述帽层为2.7-3.3nm GaN层。
进一步地,所述刻蚀阻挡层为35-45nm Al2O3层。
进一步地,所述刻蚀气体为Cl2和Ar。
进一步地,所述氧等离子体源功率为200-400W。
进一步地,所述Cl2和Ar等离子体源功率为180-220W,流量比Cl2/Ar=28sccm/7sccm-36sccm/9sccm,反应时压强为1.0-1.2Pa,偏置电压为36-42V。
本发明的提供的具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法,通过分别采用氧等离子体对帽层和多层外延层进行氧化,分别形成第一氧化层和第二氧化层,然后分别对形成的第一氧化层和第二氧化层进行刻蚀。由于AlGaN层被氧化后形成的第二氧化层含有铝的氧化物,铝的氧化物较为致密,一定程度上降低了刻蚀速率,刻蚀损伤较小,从而获得较光滑的刻蚀表面,提高了刻蚀精度。另外,每一个刻蚀循环都会完成固定的纳米级刻蚀深度,通过多次循环刻蚀可实现所要求的刻蚀精度和表面平整度。
附图说明
下面结合附图和实施例对本发明作进一步说明。
图1是本发明的一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法的流程图;
图2是图1所示一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法中在半导体衬底上形成GaN/AlGaN多层外延材料层的结构示意图;
图3是图2所示一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法中在GaN/AlGaN多层外延材料层表面形成刻蚀阻挡层的结构示意图;
图4是图3所示一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法中光刻形成凹槽的结构示意图;
图5是图4所示一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法中帽层形成氧化物的结构示意图;
图6是图5所示一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法中氧化物被刻蚀后的结构示意图;
图7是图6所示一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法中多层外延层形成氧化物的结构示意图;
图8是图7所示一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法中氧化物被刻蚀后的结构示意图;
图9本发明的一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法中形成凹槽栅的结构示意图;
图10是图1所示一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法中采用的刻蚀设备的结构图;
图11是图1所示一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法中采用的紫外激光测厚仪的工作原理图。
100、刻蚀设备,101、左窗口,102、右窗口,200、增强型氮化镓异质结HEMT,300、刻蚀气体,400、紫外光测厚仪,500、质谱仪,10、半导体衬底,20、多层外延材料层,21、缓冲层,22、多层外延层,221、GaN层,222、AlN层,223、AlGaN层,23、帽层,30、刻蚀阻挡层,31、凹槽,40、第一氧化层,50、第二氧化层,60、凹槽栅。
具体实施方式
现在结合附图对本发明作详细的说明。此图为简化的示意图,仅以示意方式说明本发明的基本结构,因此其仅显示与本发明有关的构成。
请参阅图1,本发明提供了一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法,该刻蚀方法具有低损伤的特点。
为实现上述目的,本发明采用如下方案:
一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法,其包括以下步骤:
S100:在一半导体衬底上形成GaN/AlGaN多层外延材料层,所述多层外延材料层自下往上依次包括:缓冲层、多层外延层以及帽层,所述多层外延层包括依次设置的GaN层、AlN层以及AlGaN层,所述AlGaN层位于所述AlN层和所述帽层之间;
S200:在所述GaN/AlGaN多层外延材料层的表面形成刻蚀阻挡层,所述刻蚀阻挡层为Al2O3
S300:将所述刻蚀阻挡层的中间部分通过光刻做出栅极图形,将所述帽层表面暴露出来;
S400:使用氧等离子体对暴露出来的所述帽层进行氧化处理以形成第一氧化层;
S500:采用气体等离子体对步骤S300中形成的所述第一氧化层进行刻蚀,以去除第一氧化层;
S600:使用氧等离子体对经步骤S500处理后暴露出来的AlGaN层进行一定深度的氧化处理以形成第二氧化层;
S700:采用气体等离子体对步骤S600中形成的第二氧化层进行刻蚀,以去除第二氧化层;
S800:重复步骤S600和步骤S700,直至在所述AlGaN层上刻蚀形成所需深度的凹槽栅结构。
如图2至图9所示,为本发明的工艺步骤的过程示意图。
图2为经步骤S100处理之后的具体结构示意图,提供一半导体衬底10,所述半导体衬底10可以是为Si衬底或者SiC衬底,在衬底10的表面形成GaN/AlGaN多层外延材料层20,即形成本发明的增强型氮化镓异质结HEMT,所述GaN/AlGaN多层外延材料层20包括缓冲层21、多层外延层22以及帽层23,其中多层外延层22包括GaN层221、AlN层222以及AlGaN层223,具体地,缓冲层21为0.8-1.2um AlN层,GaN层221的厚度为1.8-2.2um,AlN层222的厚度为0.9-1.1nm,AlGaN层223的厚度为23-29nm,所述帽层为2.7-3.3nm GaN层。
如图3所示,经步骤S200处理后在所述GaN/AlGaN多层外延材料层的表面形成刻蚀阻挡层30,刻蚀阻挡层30为35-45nm Al2O3层。
如图4所示,经由步骤S300对所述刻蚀阻挡层30的表面进行光刻,形成凹槽31,将帽层23的表面暴露出来,帽层23表面暴露出来的部分即为凹槽栅预设的刻蚀位置,所述光刻方法可以采用本领域内常见的光刻方法。所述刻蚀阻挡层30中的Al2O3层在光刻过程中与刻蚀气体发生反应,游离出Al离子。
如图5所示,采用步骤S400,使用氧等离子体对暴露出来的帽层23进行氧化,形成氧化物,即第一氧化层40,其中,氧等离子体的源功率为200-400W,反应时压强为45-55Pa,温度为95-105℃。
如图6所示,步骤S500中采用的刻蚀气体为Cl2和Ar,将刻蚀气体Cl2和Ar激发成等离子体,对帽层23上形成的第一氧化层40进行刻蚀,除去第一氧化层40。具体地,Cl2和Ar等离子体源功率为180-220W,流量比为Cl2/Ar=28sccm/7sccm-36sccm/9sccm,反应时压强为1.0-1.2Pa,偏置电压为36-42V。
如图7至图9所示,采用步骤S600和步骤S700,使用氧等离子体对步骤S500处理后暴露出来的AlGaN层223进行一定深度的氧化处理以形成氧化物,即第二氧化层50,之后采用刻蚀气体Cl2和Ar,并将刻蚀气体Cl2和Ar激发成等离子体,对AlGaN层223形成的第二氧化层50进行刻蚀,除去第二氧化层50,重复步骤S600和步骤S700,直至在AlGaN层223上刻蚀形成所需深度的凹槽栅60。
其中,AlGaN层223表面第二氧化层50刻蚀速率为29-31nm/min,经过多次刻蚀循环可精确控制AlGaN层223的刻蚀深度,本实施方式中,刻蚀循环完成后AlGaN层223的厚度控制在(5±1)nm。
AlGaN层223表面形成的第二氧化层50在被刻蚀过程中,第二氧化层50与刻蚀气体反应游离出Al离子,当刻蚀气体刻蚀第二氧化层50完成进而刻蚀未氧化的AlGaN层时,采用质谱仪监测到的Al的离子浓度发生变化,Al的离子浓度增大,从而监测到第二氧化层50已被刻蚀完全,即可停止刻蚀工艺,继续对AlGaN层223进行氧化,依次循环。
请参阅图10,图10为本发明的刻蚀设备100的结构图,在步骤S700中,采用紫外激光测厚仪400实时监测凹槽31处的增强型氮化镓异质结HEMT的厚度,由刻蚀前增强型氮化镓异质结HEMT的厚度减去实时监测的凹槽31处的增强型氮化镓异质结HEMT的厚度,得到形成的凹槽栅60的厚度。本发明采用的紫外激光测厚仪400监测刻蚀深度测得薄膜厚度的原理如下:
请同时参考图11,本发明利用紫外光入射不同界面发生反射和透射而产生干涉条纹的原理,入射光a经薄膜上表面反射后得第一束光b1,折射光经薄膜下表面反射,又经上表面折射后得第二束光b2,根据公式Δ=2ndcos(θt)±λ/2(式中Δ为b1和b2的光程差,n为薄膜的折射率;d为入射点的薄膜厚度;θt为薄膜内的折射角;±λ/2是由于两束相干光在性质不同的两个界面上反射而引起的附加光程差)可以计算出被测物的厚度。因此,紫外光测厚仪400可以实时扫描测量凹槽31处的增强型氮化镓异质结HEMT的厚度。
刻蚀设备100的相对两侧设置有左窗口101和右窗口102,刻蚀设备100上设置有增强型氮化镓异质结HEMT200,增强型氮化镓异质结HEMT200上形成有凹槽31,凹槽31即膜厚测量区,刻蚀设备100的上方形成有刻蚀气体300,紫外光测厚仪400设置在左窗口101一侧,质谱仪500设置在刻蚀设备100下方。由上至下刻蚀气体300经等离子体设备(图未示出)激发成等离子体对增强型氮化镓异质结HEMT的凹槽31处进行刻蚀,在整个过程中由下方的质谱仪500对整个刻蚀过程中铝离子的浓度变化进行实时监测,以判断氧化物(第一氧化层40或第二氧化层50)是否蚀刻完成,从而判断蚀刻终点。同时,紫外光测厚仪400从左窗口101向增强型氮化镓异质结HEMT的膜厚测量区即凹槽31发射激光,经过反射后从右窗口102射出发射给计算机,通过计算机实时计算出薄膜厚度。
实施例一
S100:在半导体衬底10为Si的表面形成GaN/AlGaN多层外延材料层20,所述外延材料层20自下往上依次包括:缓冲层21、多层外延层22以及帽层23,多层外延层22包括2umGaN层221、0.9nm AlN层222以及23nm AlGaN层223。其中,缓冲层21为0.8umAlN层,帽层23为2.7nm GaN层。
S200:在GaN/AlGaN多层外延材料层20的表面形成刻蚀阻挡层30,刻蚀阻挡层30为35nm Al2O3层。
S300:将刻蚀阻挡层30的中间部分通过光刻做出栅极图形形成凹槽31,将帽层23表面暴露出来。
S400:使用氧等离子体对暴露出来的帽层23进行氧化处理以形成第一氧化层40,氧等离子体的源功率为200W,反应时压强为50Pa,温度是100℃。
S500:将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对步骤S400中形成的第一氧化层40进行刻蚀以除去第一氧化层40,Cl2和Ar等离子体源功率为220W,流量比为Cl2/Ar=28sccm/7sccm,反应时压强为1.0Pa,偏置电压为40V。
S600:使用氧等离子体对经步骤S500处理后暴露出来的AlGaN层223进行氧化处理以形成第二氧化层50,氧等离子体的源功率为200W,反应时压强为50Pa,温度是100℃。
S700:将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对步骤S600中形成的第二氧化层50进行刻蚀,以去除第二氧化层50,其中,第二氧化层50的刻蚀速率为29nm/min。
S800:重复步骤S600和步骤S700,采用紫外激光测厚仪监测凹槽31处的增强型氮化镓异质结HEMT的厚度,同时配合使用质谱仪来监测Al离子浓度,经过三次刻蚀循环,最后测得AlGaN层223的厚度为5.5nm。
实施例二
S100:在半导体衬底10为Si的表面形成GaN/AlGaN多层外延材料层20,所述外延材料层20自下往上依次包括:缓冲层21、多层外延层22以及帽层23,其中,缓冲层21为1.0umAlN层,帽层23为3nm GaN层,多层外延层22包括1.8um GaN层221、1.1nm AlN层222、26nm AlGaN层223。
S200:在GaN/AlGaN多层外延材料层20的表面形成刻蚀阻挡层30,刻蚀阻挡层30为40nm Al2O3层。
S300:将刻蚀阻挡层30的中间部分通过光刻做出栅极图形形成凹槽31,将帽层23表面暴露出来。
S400:使用氧等离子体对暴露出来的帽层23进行氧化以形成第一氧化层40,氧等离子体的源功率为300W,反应时压强为45Pa,温度是95℃。
S500:将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对步骤S300中形成的第一氧化层40进行刻蚀,Cl2和Ar等离子体源功率为200W,流量比为Cl2/Ar=32sccm/8sccm,反应时压强为1.1Pa,偏置电压为36V。
S600:使用氧等离子体对经步骤S500处理后暴露出来的AlGaN层223进行氧化处理以形成第二氧化层50,氧等离子体的源功率为300W,反应时压强为45Pa,温度是95℃。
S700:将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对步骤S600中形成的第二氧化层50进行刻蚀,以去除第二氧化层50,其中,第二氧化层50的刻蚀速率为30nm/min。
S800:重复步骤S600和步骤S700,采用紫外激光测厚仪监测凹槽31处的增强型氮化镓异质结HEMT的厚度,计算得到剩余AlGaN层223的厚度,同时配合使用质谱仪来监测Al离子浓度,经过三次刻蚀循环,最后测得AlGaN层223的厚度为5.2nm。
实施例三
S100:在半导体衬底10为Si的表面形成GaN/AlGaN多层外延材料层20,所述外延材料层20自下往上依次包括:缓冲层21、多层外延层22以及帽层23,其中,缓冲层21为1.2umAlN层,帽层23为3.3nm GaN层,多层外延层22包括2.2um GaN层221、1.1nm AlN层222以及29nm AlGaN层223。
S200:在GaN/AlGaN多层外延材料层20的表面形成刻蚀阻挡层30,刻蚀阻挡层30为45nm Al2O3层。
S300:将刻蚀阻挡层30的中间部分通过光刻做出栅极图形形成凹槽31,将帽层23表面暴露出来。
S400:使用氧等离子体对暴露出来的帽层23进行氧化处理以形成第一氧化层40,氧等离子体的源功率为400W,反应时压强为55Pa,温度是105℃。
S500:将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对S400形成的第一氧化层40进行刻蚀,Cl2和Ar等离子体源功率为190W,流量比为Cl2/Ar=36sccm/9sccm,反应时压强为1.2Pa,偏置电压为42V。
S600:使用氧等离子体对经步骤S500处理后暴露出来的AlGaN层223进行氧化处理以形成第二氧化层50,氧等离子体的源功率为400W,反应时压强为55Pa,温度是105℃;
S700:将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对步骤S600中形成的第二氧化层50进行刻蚀,以去除第二氧化层50,其中,第二氧化层50的刻蚀速率为31nm/min。
S800:重复步骤S600和步骤S700,采用紫外激光测厚仪监测凹槽31处的增强型氮化镓异质结HEMT的厚度的厚度计算得到剩余AlGaN层223的厚度,同时配合使用质谱仪来监测Al离子浓度,经过三次刻蚀循环,最后测得AlGaN层223的厚度为4.9nm。
本发明的提供的具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法,通过形成第二氧化层50,然后对形成的第二氧化层50进行刻蚀。由于AlGaN层223被氧化后形成的第二氧化层50含有铝的氧化物,铝的氧化物较为致密,相比传统的直接对AlGaN层223进行刻蚀,一定程度上降低了刻蚀速率,降低了刻蚀损伤,从而获得较光滑的刻蚀表面,提高了刻蚀精度。另外,每一个刻蚀循环都会完成固定的纳米级刻蚀深度,通过多次循环刻蚀可实现所要求的刻蚀精度和表面平整度,同时工艺过程中采用紫外激光测厚仪测量刻蚀剩余物料厚度以及配合质谱仪监测铝的离子浓度变化控制工艺进度。
以上述依据本发明的理想实施例为启示,通过上述的说明内容,相关的工作人员完全可以在不偏离本发明的范围内,进行多样的变更以及修改。本项发明的技术范围并不局限于说明书上的内容,必须要根据权利要求范围来确定其技术性范围。

Claims (3)

1.一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法,其包括以下步骤:
S100:在半导体衬底为Si的表面形成GaN/AlGaN多层外延材料层,所述外延材料层自下往上依次包括:缓冲层、多层外延层以及帽层,多层外延层包括2μm GaN层、0.9nm AlN层以及23nm AlGaN层;其中,缓冲层为0.8 μmAlN层,帽层为2.7nm GaN层;
S200:在GaN/AlGaN多层外延材料层的表面形成刻蚀阻挡层,刻蚀阻挡层为35nm Al2O3层;
S300:将刻蚀阻挡层的中间部分通过光刻做出栅极图形形成凹槽,将帽层表面暴露出来;
S400:使用氧等离子体对暴露出来的帽层进行氧化处理以形成第一氧化层,氧等离子体的源功率为200W,反应时压强为50Pa,温度是100℃;
S500:将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对步骤S400中形成的第一氧化层进行刻蚀以除去第一氧化层,Cl2和Ar等离子体源功率为220W,流量比为Cl2/Ar=28 sccm /7sccm,反应时压强为1.0Pa,偏置电压为40V;
S600:使用氧等离子体对经步骤S500处理后暴露出来的AlGaN层进行氧化处理以形成第二氧化层,氧等离子体的源功率为200W,反应时压强为50Pa,温度是100℃;
S700: 将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对步骤S600中形成的第二氧化层进行刻蚀,以去除第二氧化层,其中,第二氧化层的刻蚀速率为29nm/min;
S800:重复步骤S600和步骤S700,采用紫外激光测厚仪监测凹槽处的增强型氮化镓异质结HEMT的厚度,同时配合使用质谱仪来监测Al离子浓度,经过三次刻蚀循环,最后测得AlGaN层的厚度为5.5nm。
2.一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法,其包括以下步骤:
S100:在半导体衬底为Si的表面形成GaN/AlGaN多层外延材料层,所述外延材料层自下往上依次包括:缓冲层、多层外延层以及帽层,其中,缓冲层为1.0 μmAlN层,帽层为3nm GaN层,多层外延层包括1.8μm GaN层、1.1nm AlN层、26nm AlGaN层;
S200:在GaN/AlGaN多层外延材料层的表面形成刻蚀阻挡层,刻蚀阻挡层为40nm Al2O3层;
S300:将刻蚀阻挡层的中间部分通过光刻做出栅极图形形成凹槽,将帽层表面暴露出来;
S400:使用氧等离子体对暴露出来的帽层进行氧化以形成第一氧化层,氧等离子体的源功率为300W,反应时压强为45Pa,温度是95℃;
S500:将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对步骤S400中形成的第一氧化层进行刻蚀,Cl2和Ar等离子体源功率为200W,流量比为Cl2/Ar=32 sccm /8sccm,反应时压强为1.1Pa,偏置电压为36V;
S600:使用氧等离子体对经步骤S500处理后暴露出来的AlGaN层进行氧化处理以形成第二氧化层,氧等离子体的源功率为300W,反应时压强为45Pa,温度是95℃;
S700:将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对步骤S600中形成的第二氧化层进行刻蚀,以去除第二氧化层,其中,第二氧化层的刻蚀速率为30nm/min;
S800:重复步骤S600和步骤S700,采用紫外激光测厚仪监测凹槽处的增强型氮化镓异质结HEMT的厚度,计算得到剩余AlGaN层的厚度,同时配合使用质谱仪来监测Al离子浓度,经过三次刻蚀循环,最后测得AlGaN层的厚度为5.2nm。
3.一种具有凹槽栅的增强型氮化镓异质结HEMT的刻蚀方法,其包括以下步骤:
S100:在半导体衬底为Si的表面形成GaN/AlGaN多层外延材料层,所述外延材料层自下往上依次包括:缓冲层、多层外延层以及帽层,其中,缓冲层为1.2 μmAlN层,帽层为3.3nmGaN层,多层外延层包括2.2μm GaN层、1.1nm AlN层以及29nm AlGaN层;
S200:在GaN/AlGaN多层外延材料层的表面形成刻蚀阻挡层,刻蚀阻挡层为45nm Al2O3层;
S300:将刻蚀阻挡层的中间部分通过光刻做出栅极图形形成凹槽,将帽层表面暴露出来;
S400:使用氧等离子体对暴露出来的帽层进行氧化处理以形成第一氧化层,氧等离子体的源功率为400W,反应时压强为55Pa,温度是105℃;
S500:将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对S400形成的第一氧化层进行刻蚀,Cl2和Ar等离子体源功率为190W,流量比为Cl2/Ar=36 sccm /9sccm,反应时压强为1.2Pa,偏置电压为42V;
S600:使用氧等离子体对经步骤S500处理后暴露出来的AlGaN层进行氧化处理以形成第二氧化层,氧等离子体的源功率为400W,反应时压强为55Pa,温度是105℃;
S700: 将刻蚀气体Cl2和Ar激发成等离子体,采用Cl2和Ar等离子体对步骤S600中形成的第二氧化层进行刻蚀,以去除第二氧化层,其中,第二氧化层的刻蚀速率为31nm/min;
S800:重复步骤S600和步骤S700,采用紫外激光测厚仪监测凹槽处的增强型氮化镓异质结HEMT的厚度,计算得到剩余AlGaN层的厚度,同时配合使用质谱仪来监测Al离子浓度,经过三次刻蚀循环,最后测得AlGaN层的厚度为4.9nm。
CN201811230221.2A 2018-10-22 2018-10-22 一种具有凹槽栅的增强型氮化镓异质结hemt的刻蚀方法 Active CN109390234B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811230221.2A CN109390234B (zh) 2018-10-22 2018-10-22 一种具有凹槽栅的增强型氮化镓异质结hemt的刻蚀方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811230221.2A CN109390234B (zh) 2018-10-22 2018-10-22 一种具有凹槽栅的增强型氮化镓异质结hemt的刻蚀方法

Publications (2)

Publication Number Publication Date
CN109390234A CN109390234A (zh) 2019-02-26
CN109390234B true CN109390234B (zh) 2022-03-22

Family

ID=65426745

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811230221.2A Active CN109390234B (zh) 2018-10-22 2018-10-22 一种具有凹槽栅的增强型氮化镓异质结hemt的刻蚀方法

Country Status (1)

Country Link
CN (1) CN109390234B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110797259B (zh) * 2019-10-23 2022-03-29 中国电子科技集团公司第十三研究所 同质外延氮化镓衬底处理方法及氮化镓衬底
CN111081545A (zh) * 2019-12-18 2020-04-28 华南理工大学 一种实现p型栅增强型HEMT器件的方法
CN113555283B (zh) * 2020-04-24 2024-04-05 江苏鲁汶仪器股份有限公司 一种刻蚀GaN基高电子迁移率晶体管异质结的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8124505B1 (en) * 2010-10-21 2012-02-28 Hrl Laboratories, Llc Two stage plasma etching method for enhancement mode GaN HFET
CN104201104A (zh) * 2014-09-09 2014-12-10 电子科技大学 一种氮化镓基增强型器件的制造方法
CN104282548A (zh) * 2014-09-12 2015-01-14 电子科技大学 一种iii-v族化合物半导体材料的刻蚀方法
CN107591326A (zh) * 2017-08-29 2018-01-16 成都海威华芯科技有限公司 一种低损伤GaN/AlGaN HEMT栅槽刻蚀方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318593B2 (en) * 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8124505B1 (en) * 2010-10-21 2012-02-28 Hrl Laboratories, Llc Two stage plasma etching method for enhancement mode GaN HFET
CN104201104A (zh) * 2014-09-09 2014-12-10 电子科技大学 一种氮化镓基增强型器件的制造方法
CN104282548A (zh) * 2014-09-12 2015-01-14 电子科技大学 一种iii-v族化合物半导体材料的刻蚀方法
CN107591326A (zh) * 2017-08-29 2018-01-16 成都海威华芯科技有限公司 一种低损伤GaN/AlGaN HEMT栅槽刻蚀方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Low-Energy Defectless Dry Etching of the AlGaN/AlN/GaN HEMT Barrier Layer;S. V. Mikhailovich, et al;《Technical Physics Letters》;20180531;第44卷(第5期);第435-437页 *

Also Published As

Publication number Publication date
CN109390234A (zh) 2019-02-26

Similar Documents

Publication Publication Date Title
CN109390234B (zh) 一种具有凹槽栅的增强型氮化镓异质结hemt的刻蚀方法
US9368409B2 (en) Semiconductor structure and fabrication method
US7326621B2 (en) Method of fabricating a recess channel array transistor using a mask layer with a high etch selectivity with respect to a silicon substrate
KR101775560B1 (ko) 전계효과 트랜지스터 및 그 제조 방법
US7910438B2 (en) Method for fabricating semiconductor device including recess gate
CN101276995B (zh) 半导体激光器芯片及其制造方法
US20210391181A1 (en) Forming a semiconductor device using a protective layer
KR20230138013A (ko) 플라즈마 에칭 기법
JP6072613B2 (ja) プラズマ処理方法
KR20010083208A (ko) 반도체 장치의 제조방법
KR101044427B1 (ko) 드라이 에칭방법
KR100927691B1 (ko) High-k막의 드라이 에칭방법
CN107293587B (zh) 一种GaN/AlGaN栅槽低损伤刻蚀的方法
KR20110025500A (ko) 반도체 소자 및 그 형성 방법
TW202316523A (zh) 高電子遷移率電晶體及其製作方法
US7648924B2 (en) Method of manufacturing spacer
CN108962727B (zh) 半导体结构的制作方法
CN112992669B (zh) 半导体结构及其形成方法
CN103262225A (zh) 半导体装置的制造方法
CN103531476A (zh) 半导体器件制造方法
CN117438299B (zh) Iii-v族化合物半导体材料的刻蚀方法
KR20230131945A (ko) 플라즈마 에칭 기술
TWI630647B (zh) 半導體元件及其製造方法
KR100733558B1 (ko) 반도체 장치의 제조 방법
KR100937677B1 (ko) 반도체 소자의 패턴 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: An etching method for enhanced gallium nitride heterojunction HEMT with groove gate

Effective date of registration: 20230901

Granted publication date: 20220322

Pledgee: Bank of Jiangsu Co.,Ltd. Suzhou Branch

Pledgor: ZHANGJIAGANG EVER POWER SEMICONDUCTOR Co.,Ltd.

Registration number: Y2023980054787

PE01 Entry into force of the registration of the contract for pledge of patent right