CN109390225A - 半导体结构及其制造方法 - Google Patents

Abstract

本发明提出一种半导体结构及其制造方法，其中半导体结构的制造方法包含提供半导体基底，在半导体基底中形成沟槽，以第一半导体材料填满沟槽，第一半导体材料不具有掺杂物，在第一半导体材料上形成第二半导体材料，第二半导体材料中含有掺杂物，以及实施热处理，使得第二半导体材料中的掺杂物扩散至第一半导体材料中，以形成掺杂的第三半导体材料于该沟槽内。通过本发明的半导体结构制造方法所形成的半导体结构，孔隙或管道不会形成于沟槽内的半导体材料中，并且在热处理之后形成掺杂的半导体材料于沟槽内，藉此避免在后续工艺中所使用的材料流入沟槽内的掺杂的半导体材料的孔隙或管道中所引起的问题，因此提升了半导体装置的可靠度。

Description

半导体结构及其制造方法

技术领域

本发明实施例有关于半导体制造技术，且特别有关于具有掺杂的半导体材料填充于沟槽内的半导体结构及其制造方法。

背景技术

半导体集成电路工业在过去数十年间经历了快速的成长。半导体材料与制造技术的进步使得元件尺寸越来越小，其制造也越来越复杂。由于半导体工艺技术的进步，使得半导体元件微缩化和效能提升方面的进步得以实现。在半导体制造发展的历程中，由于能够可靠地制造出的最小元件的尺寸越来越小，所以单位面积上可互连的元件数量越来越多。

半导体集成电路工业为了有效降低半导体元件尺寸，一般通过光刻技术和刻蚀工艺形成垂直于基底表面的沟槽于基底中，并且在沟槽内填充材料或是形成膜层以作为半导体元件的一部分。举例而言，在沟槽内填充绝缘材料作为浅沟槽隔离(shallow trenchisolation，STI)。

虽然半导体集成电路工业已做出了许多发展以致力于元件尺寸的缩小，然而，当最小元件的尺寸持续缩小时，许多挑战随之而生。举例而言，随着沟槽宽度缩小(或深宽比增加)，缺陷例如空隙或通管可能会形成于沟槽内的材料中，这导致半导体装置的可靠度下降。因此，业界仍需要改进半导体装置的制造方法，以克服元件尺寸缩小所产生的问题。

发明内容

本发明的一些实施例提供半导体结构的制造方法，此方法包含提供半导体基底，在半导体基底中形成沟槽，以第一半导体材料填满沟槽，其中第一半导体材料不具有掺杂物，在第一半导体材料上形成第二半导体材料，其中第二半导体材料中含有掺杂物，以及实施热处理，使得第二半导体材料中的掺杂物扩散至第一半导体材料中，以形成掺杂的第三半导体材料于沟槽内。

本发明的一些实施例提供半导体结构，此结构包含半导体基底，沟槽设置于半导体基底中，以及掺杂的半导体材料，填充于沟槽内，此掺杂的半导体材料的顶面与半导体基底的顶面共平面，且此掺杂的半导体材料中的掺杂物在沟槽的深度方向上具有渐减的浓度梯度。

本发明的有益效果在于，通过本发明的半导体结构制造方法所形成的半导体结构，孔隙或管道不会形成于沟槽内的半导体材料中，并且在热处理之后形成掺杂的半导体材料于沟槽内，藉此避免在后续工艺中所使用的材料(例如刻蚀剂、光刻胶、介电质、金属等)流入沟槽内的掺杂的半导体材料的孔隙或管道中所引起的问题。因此，提升了半导体装置的可靠度，例如较低的栅极漏电流。

为让本发明的一些实施例的特征和优点能更明显易懂，下文特举出一些实施例，并配合所附图式，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1A至图1D为一些实施例的形成半导体结构的方法的各个中间阶段的剖面示意图。

图2A至图2D为根据本发明的一些实施例，形成半导体结构的方法的各个中间阶段的剖面示意图。

图2E为根据本发明的一些实施例，显示具有沟槽式栅极的半导体装置的剖面示意图。

图3为根据本发明的一些实施例，显示具有电场终端部的半导体结构的剖面示意图。

附图标号：

10、20～半导体基底；

11～沟槽；

14、24～第一半导体材料；

16、26～第二半导体材料；

18、28～掺杂的第三半导体材料；

19～空隙或管道；

21～第一沟槽；

22～衬层；

29～栅极电极；

30～源极区；

32～阱；

34～漏极区；

41～第二沟槽；

42～电场终端部；

50、70～热处理；

60、80～平坦化工艺；

100、200、400～半导体结构；

300～半导体装置；

D1～第一深度；

T1～第一厚度；

T2～第二厚度；

W1～第一宽度。

具体实施方式

以下针对本发明的一些实施例说明具有掺杂的半导体材料填充于沟槽内的半导体结构及其制造方法。应了解的是，以下的叙述提供许多不同的实施例或例子，用以实施本发明的一些实施例的不同样态。以下所述特定的元件及排列方式尽为简单描述本发明实施例。当然，这些仅用以举例而非用于限定本发明。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明实施例，不代表所讨论的不同实施例及/或结构之间的关系。再者，当述及第一元件位于第二元件上或之上时，包括第一元件与第二元件直接接触的实施例。或者，亦可能间隔有一或更多其它元件，使得第一元件与第二元件之间可能不直接接触的实施例。

此外，实施例中可能使用方位上相对性的用语，例如“较低”、“底部”、“较高”或“顶部”，以描述图式的一个元件对于另一元件的相对关系。能理解的是，如果将图式的装置翻转使其上下颠倒，则所叙述在“较低”侧的元件将会成为在“较高”侧的元件。

本发明的一些实施例叙述具有掺杂的半导体材料填充于沟槽内的半导体结构及其制造方法，且上述实施例可应用在例如包含微处理器、存储体元件及/或其他元件的集成电路中。上述集成电路也可包含不同的被动和主动微电子元件，例如薄膜电阻器(thin-film resistor)、电容器(例如金属-绝缘体-金属电容(metal-insulator-metalcapacitor,MIMCAP))、电感、二极管、金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistors,MOSFETs)、互补式MOS晶体管(complementaryMOS，CMOS)、双极结型晶体管(bipolar junction transistor，BJT)、横向扩散型MOS(lateral double-diffused MOS，LDMOS)晶体管、垂直型MOS(verticaldouble-diffusedMOS，VDMOS)晶体管、高功率MOS(power MOS)晶体管或其他类型的晶体管。在本发明所属技术领域中相关技术人员可以了解，也可将本发明的实施例使用于其他类型的半导体元件。

本发明实施例配合图式可更加理解，说明书中所附图式亦被视为本发明实施例的一部分。需了解的是，说明书所附图式中的半导体结构及各部件未必按比例绘示。在图式中可能放大或缩小各元件的形状与厚度以便清楚表现出本发明实施例的特征。

图1A至图1D为一些实施例的形成半导体结构100的方法的各个中间阶段的剖面示意图。参考图1A和图1B，提供半导体基底10，在半导体基底10中形成沟槽11。接着，在半导体基底10上依序沉积第一半导体材料14以及第二半导体材料16。第一半导体材料14不具有掺杂物，而第二半导体材料16中含有掺杂物。第一半导体材料14部分地填充沟槽11，使得沟槽11未被完全填满。第二半导体材料16填满沟槽11未被第一半导体材料14填充的剩余部分。接着，对第一半导体材料14和第二半导体材料16实施热处理50(亦可称作扩散工艺)，使得第二半导体材料16中的掺杂物扩散至第一半导体材料14中。

参考图1C和图1D，在实施热处理50之后，形成掺杂的第三半导体材料18。具体而言，掺杂的第三半导体材料18通过第二半导体材料16中的掺杂物扩散至第一半导体材料14中而形成。之后，对掺杂的第三半导体材料18进行平坦化工艺60，以移除在沟槽11之外的掺杂的第三半导体材料18。如图1D所示，形成具有掺杂的第三半导体材料18填充于沟槽11内的半导体结构100。

值得注意的是，因为第一半导体材料14不具有掺杂物，第二半导体材料16中含有掺杂物，故第二半导体材料16在高温时具有较佳的流动性。在热处理50的过程中，第二半导体材料16发生再结晶造成体积的收缩。由于具有较佳的流动性的第二半导体材料16填充于沟槽11内，在热处理50之后，空隙(void)或管道(pipeline)19可能会形成于掺杂的第三半导体材料18中(如图1C所示)。在平坦化工艺60之后，空隙或管道19可能会从掺杂的第三半导体材料18的顶面暴露出来(如图1D所示)。

在如图1D所示的实施例中，当半导体结构100在进行后续工艺(未显示)时，例如光刻工艺、刻蚀工艺、沉积工艺(例如形成层间介电层、形成钨接触物、形成重布线层等)、或其他半导体工艺，这些工艺中所使用的材料(例如刻蚀剂、光刻胶、介电质、金属等)将会流入暴露出的空隙或管道19中，使得掺杂的第三半导体材料18受到污染，导致半导体元件的损坏或短路，进而造成半导体装置可靠性降低。举例而言，当掺杂的第三半导体材料18作为半导体装置的栅极电极时，将产生栅极漏电流偏高的问题。

前面叙述关于图1A至图1D所示的实施例可用于说明在热处理之前掺杂的半导体材料已填充于沟槽内所造成半导体装置可靠性降低的问题。本发明的另一些实施例在热处理之前利用未掺杂的半导体材料填满沟槽，接着形成含有掺杂物的半导体材料于未掺杂的半导体材料上，之后，对上述两种半导体材料进行热处理的过程中，孔隙或管道不会形成于沟槽内的半导体材料中，并且在热处理之后形成掺杂的半导体材料于沟槽内，以解决上述半导体元件所发生的问题。

图2A至图2D为根据本发明的一些实施例，形成半导体结构200的方法的各个中间阶段的剖面示意图。参考图2A，提供半导体基底20，在半导体基底20中形成第一沟槽21。

在本发明的一些实施例中，半导体基底20可为硅基底。在另一些实施例中，半导体基底20可为化合物半导体基底，例如硅化锗基底、砷化镓基底、或任何其他适合的化合物半导体基底。半导体基底20可包括其他部件(feature)，例如各种掺杂区域，如p型阱或n型阱、阻障层及/或外延层。半导体基底20也可以是半导体位于绝缘体之上的基底，例如绝缘层上覆硅(silicon on insulator,SOI)基底。在本发明的一些实施例中，半导体基底20可包括掺杂外延层、梯度(gradient)半导体层及/或可包括半导体层位于另一不同类型的半导体层之上，例如硅层位于硅化锗层之上。

第一沟槽21通过标准光刻工艺及刻蚀工艺，将半导体基底20凹陷而形成。例如，利用光刻技术在预定形成第一沟槽21的半导体基底20的区域上形成图案化遮罩(未显示)。接着，通过刻蚀工艺将半导体基底20凹陷以形成第一沟槽21，此刻蚀工艺可为干刻蚀、湿刻蚀或前述的组合的刻蚀工艺。在一些实施例中，第一沟槽21具有在约4000埃至约之间的第一宽度W1，且具有在约至约之间的第一深度D1。亦即，第一沟槽21的深宽比在约0.43至约15之间。然而，在其他实施例中，第一沟槽21可具有任何的深度、宽度以及深宽比。

此外，在另一些实施例中，第一沟槽21的制造步骤还可包括实施角落圆化(cornerrounding)步骤，藉此可缓和沟槽角落处的应力集中。虽然图2A显示第一沟槽21的侧壁倾斜于半导体基底20的顶面，然而，第一沟槽21的侧壁可以任何角度与半导体基底20的顶面相交(例如垂直于半导体基底20的顶面)。虽然图2A显示第一沟槽21的底面是平面，然而，第一沟槽21的底面也是可以曲面，例如弧形内凹面。

接着，参考图2B，依序在半导体基底20上形成衬层22、第一半导体材料24以及第二半导体材料26，其中第一半导体材料24填满第一沟槽21。详细而言，在半导体基底20的顶面以及第一沟槽21的侧壁和底面上形成衬层22，衬层22顺应性地延伸于半导体基底20的顶面以及第一沟槽21的侧壁和底面。在衬层22上形成第一半导体材料24，并且以第一半导体材料24填满第一沟槽21，使得第一沟槽21不具有任何剩余部分。在第一半导体材料24上形成第二半导体材料26。由于第一半导体材料24填满第一沟槽21，故第二半导体材料26位于半导体基底20、衬层22、第一半导体材料24以及第一沟槽21上方，且第二半导体材料26不存在于第一沟槽21内。

在本发明的一些实施例中，衬层22的材料可包含例如二氧化硅、氮化硅或氮氧化硅，衬层22的厚度范围可在约至约之间。衬层22也可由高介电常数的介电材料形成，例如TiO₂、HfZrO、Ta₂O₃、HfSiO₄、ZrO₂、ZrSiO₂、前述的组合或任何其他适合的介电材料。衬层22可通过热氧化(thermal oxidation)、化学气相沉积(chemical vapordeposition，CVD)、原子层沉积(atomic layer deposition，ALD)或任何其他适当的方法形成。

在本发明的一些实施例中，第一半导体材料24为不具有掺杂物的非晶的半导体材料，例如非晶硅(amorphous Si)或非晶锗(amorphous Ge)。第一半导体材料24可通过物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或任何其他适当的沉积方法形成。在本发明的一实施例中，第一半导体材料24为未掺杂的非晶硅，此非晶硅通过在高温沉积工艺中导入含硅的第一前驱物而形成。第一前驱物可包含二氯硅烷(dichlorosilane,DCS)、硅烷(SiH₄)、甲基硅烷(SiCH₆)、前述的组合或任何其他适当的前驱物。

此外，在本发明的一些实施例中，在形成第一半导体材料24的过程中，由于第一半导体材料24为顺应性地沉积直到填满第一沟槽21，故第一半导体材料24的第一厚度T1至少等于或大于第一沟槽21的第一宽度W1的一半，使得第一半导体材料24可完全填满第一沟槽21。

在本发明的一些实施例中，第二半导体材料26为具有掺杂物的非晶的半导体材料，例如含有掺杂物的非晶硅或非晶锗。在一些实施例中，掺杂物可以是N型，例如砷、磷或锑。在另一些实施例中，掺杂物也可以是P型，例如铝、硼或镓。第二半导体材料26可以与第一半导体材料24相同的沉积方法来形成，例如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或任何其他适当的沉积方法形成，并且在沉积工艺的过程中伴随着前述第一前驱物，额外导入含有掺杂物的第二前驱物。在掺杂物是N型的实施例中，第二半导体材料26通过在高温沉积工艺中导入包含N型掺杂物的第二前驱物，例如PH₃、AsH₃或任何其他包含N型掺杂物的前驱物，且伴随着第一前驱物例如硅烷(SiH₄)而形成。在一些实施例中，形成的第二半导体材料26中的掺杂物具有在约25重量百分浓度(wt％)至约50wt％之间的第一浓度。在一些实施例中，第二半导体材料26具有第二厚度T2，第二厚度T2在约至约之间，例如约藉此为后续形成掺杂的第三半导体材料28(图2C)提供足够的掺杂物。在另一些实施例中，第二半导体材料26可具有任何适当的其他浓度和厚度范围。

继续参考图2B，在第一半导体材料24和第二半导体材料26形成之后，对第一半导体材料24和第二半导体材料26实施热处理70(亦可称作扩散工艺)，使得在第二半导体材料26中的掺杂物扩散至第一半导体材料24中。在本发明的一些实施例中，热处理70可通过炉管加热退火(funace anneal)、快速热退火(rapid thermal anneal，RTA)或任何其他适当的热处理方法来实施。在本发明的一些实施例中，热处理70的温度在约800℃至1200℃之间，例如1000℃，且热处理70的时间在约30分钟至60分钟之间，例如40分钟。

接着，参考图2C，在实施热处理70之后，形成掺杂的第三半导体材料28。具体而言，掺杂的第三半导体材料28通过第二半导体材料26中的掺杂物扩散至第一半导体材料24中而形成。

值得注意的是，如图2B所示，第二半导体材料26位于半导体基底20、衬层22、第一半导体材料24以及第一沟槽21上方，且不存在于第一沟槽21内。因此，在实施热处理70的过程中，第二半导体材料26中的掺杂物朝着第一沟槽21的深度方向进行扩散，使得实施热处理70后，掺杂的第三半导体材料28中的掺杂物在第一沟槽21的深度方向上具有渐减的浓度梯度。在本发明的一些实施例中，在热处理70之后，在第一沟槽21内的掺杂的第三半导体材料28的顶端部分中的掺杂物具有在约15wt％至约40wt％之间的第二浓度，并且在第一沟槽21内的掺杂的第三半导体材料28的底部部分中的掺杂物具有在约0wt％至约35wt％之间的第三浓度。明确来说，第二半导体材料26中掺杂物的第一浓度大于掺杂的第三半导体材料28的顶端部分的掺杂物的第二浓度，且掺杂的第三半导体材料28的顶端部分的掺杂物的第二浓度大于掺杂的第三半导体材料28的底部部分的掺杂物的第三浓度。

继续参考图2C，在形成掺杂的第三半导体材料28之后，对掺杂的第三半导体材料28进行平坦化工艺80，例如化学机械研磨(chemical mechanical polish，CMP)、回蚀(etchback)或任何其他适当的平坦化工艺，以移除在第一沟槽21之外的掺杂的第三半导体材料28。在本发明的一些实施例中，实施平坦化工艺80之后，掺杂的第三半导体材料28的剩余部分的顶面与半导体基底20的顶面大体上共平面。在另一些实施例中，平坦化工艺80的实施可持续移除在半导体基底20的顶面上的衬层22，直到暴露出半导体基底20的顶面。

参考图2D，在实施平坦化工艺80之后，形成半导体结构200。此半导体结构200包含半导体基底20、设置于半导体基底20中的第一沟槽21、设置于第一沟槽21的侧壁和底面上的衬层22，以及填充于第一沟槽21内的掺杂的第三半导体材料28，其中掺杂的第三半导体材料28的顶面与半导体基底20的顶面共平面，并且掺杂的第三半导体材料28中的掺杂物在第一沟槽21的深度方向上具有渐减的浓度梯度。

值得注意的是，由于第一半导体材料24不具有掺杂物，故在高温时具有较低的流动性。在热处理70的过程中，由于较低流动性的第一半导体材料24填满第一沟槽21，因此，在热处理70之后，所形成的掺杂的第三半导体材料28中不会有空隙或管道产生，特别是在第一沟槽21内的掺杂的第三半导体材料28不会有空隙或管道产生。当半导体结构200在进行后续工艺时，掺杂的第三半导体材料28将不会受到污染。因此，本发明实施例可在沟槽内形成掺杂的半导体材料而不会产生孔隙或管道于沟槽内之掺杂的半导体材料中，藉此提升了半导体装置的可靠度。举例而言，根据图2A至图2D所示的实施例的制造方法，在一些实施例中，在第一沟槽21内的掺杂的第三半导体材料28可作为栅极电极，使得具有此栅极电极的半导体装置具有较低的栅极漏电流。

参考图2E，图2E为根据本发明的一些实施例，显示具有沟槽式栅极的半导体装置300的剖面示意图。在本发明的一些实施例中，第一沟槽21内的掺杂的第三半导体材料28可作为半导体装置300的栅极电极29。在形成如图2D所示的半导体结构200之后，接着进行后续工艺以完成图2E的半导体装置300。

半导体装置300的形成方法包含在半导体基底20中形成P型或N型的阱32，在半导体基底20内形成源极区30围绕栅极电极29，以及在半导体基底20的底面形成漏极区34，且漏极区34位于源极区30和栅极电极29下方。半导体装置300的阱32、源极区30以及漏极区34可通过光刻工艺及离子注入工艺来形成。

值得注意的是，由于掺杂的第三半导体材料28中的掺杂物在第一沟槽21的深度方向上具有渐减的浓度梯度，故半导体装置300的栅极电极29的较下方的部分具有较低的栅极-漏极间电荷(Qgd)，藉此提升了半导体装置300的切换速度。

图3为根据本发明的一些实施例，显示具有电场终端部42的半导体结构400的剖面示意图。应注意的是，后文中与前文相同或相似的元件或膜层将以相同或相似的标号表示，其材料、制造方法与功能皆与前文所述相同或相似，在后文中将不再赘述。

参考图3，图3所示的实施例与前述图2D的实施例的差别在于半导体结构400还包含第二沟槽41，第二沟槽41位于第一沟槽21与半导体基底20的边缘之间。半导体结构400的制造方法包含提供半导体基底20，形成第一沟槽21于半导体基底20中，以及形成第二沟槽41位于第一沟槽21与半导体基底20的边缘之间。第二沟槽41可以在形成第一沟槽21之前、之后或同时形成，并且第二沟槽41可采用与前述形成第一沟槽21的相同或相似的光刻工艺及刻蚀工艺方法形成。

半导体结构400的制造方法还包括形成衬层22于第二沟槽41的侧壁和底面上，以及形成掺杂的第三半导体材料28于第二沟槽41内。第二沟槽41内的掺杂的第三半导体材料28的形成可采用图2B至图2D中所示形成第一沟槽21内的掺杂的第三半导体材料28的方法来实施，并且可与第一沟槽21内的掺杂的第三半导体材料28同时形成。

继续参考图3，在本发明的一些实施例中，在第一沟槽21内的掺杂的第三半导体材料28可作为主动区的栅极电极29，并且在第二沟槽41内的掺杂的第三半导体材料28可作为用来平衡主动区的电力线的电场终端部42。在形成图3所示的半导体结构400之后，后续可形成例如源极区、漏极区以及阱等部件，以完成半导体装置。

综上所述，本发明的一些实施例利用未掺杂的半导体材料填满沟槽，接着形成含有掺杂物的半导体材料于未掺杂的半导体材料上，之后对上述两种半导体材料进行热处理，在热处理的过程中，孔隙或管道不会形成于沟槽内的半导体材料中，并且在热处理之后形成掺杂的半导体材料于沟槽内，藉此避免在后续工艺中所使用的材料(例如刻蚀剂、光刻胶、介电质、金属等)流入沟槽内的掺杂的半导体材料的孔隙或管道中所引起的问题。因此，提升了半导体装置的可靠度，例如较低的栅极漏电流。

此外，在本发明的一些实施例中，沟槽内的掺杂的半导体材料可作为栅极电极。由于沟槽内的掺杂的半导体材料中的掺杂物在沟槽的深度方向上具有渐减的浓度梯度，因此能够提升半导体装置的切换速度。

应了解的是，尽管本发明实施例仅揭示特定的半导体结构及其制造方法，然而本发明实施例之于沟槽内形成掺杂的半导体材料的方法亦可应用于其它半导体结构及/或装置，例如互补式MOS(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散型MOS(LDMOS)晶体管、垂直型MOS(VDMOS)晶体管、高功率MOS晶体管或任何其他类型的晶体管等。

前述概述了一些实施例的部件，使得本发明所属技术领域中相关技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中相关技术人员应可理解，他们可以轻易使用本发明实施例作为基础，设计或修改其他的工艺或是结构，以达到与在此介绍的实施例相同的目的及/或优点。本发明所属技术领域中相关技术人员也应理解，此类等效的结构并不悖离本发明实施例的精神与范畴，并且不悖离本发明实施例的精神与范畴的情况下，在此可以做各种的改变、取代和替换。因此，本发明的保护范围当视权利要求所界定为准。

Claims (17)

1.一种半导体结构的制造方法，其特征在于，包括：

提供一半导体基底；

在该半导体基底中形成一沟槽；

以一第一半导体材料填满该沟槽，其中该第一半导体材料不具有掺杂物；

在该第一半导体材料上形成一第二半导体材料，其中该第二半导体材料中含有一掺杂物；以及

实施一热处理，使得该第二半导体材料中的该掺杂物扩散至该第一半导体材料中，以形成一掺杂的第三半导体材料于该沟槽内。

2.如权利要求1所述的半导体结构的制造方法，其特征在于，该掺杂的第三半导体材料中的该掺杂物在该沟槽的一深度方向上具有一渐减的浓度梯度。

3.如权利要求1所述的半导体结构的制造方法，其特征在于，更包括在该热处理之后，对该掺杂的第三半导体材料进行一平坦化工艺，以移除在该沟槽之外的该掺杂的第三半导体材料。

4.如权利要求1所述的半导体结构的制造方法，其特征在于，该第二半导体材料中的该掺杂物具有一第一浓度，该沟槽内的该掺杂的第三半导体材料的一顶端部分中的该掺杂物具有一第二浓度，该沟槽内的该掺杂的第三半导体材料的一底部部分中的该掺杂物具有一第三浓度，且其中该第一浓度大于该第二浓度，且该第二浓度大于该第三浓度。

5.如权利要求1所述的半导体结构的制造方法，其特征在于，在该沟槽内的该掺杂的第三半导体材料为一栅极电极。

6.如权利要求5所述的半导体结构的制造方法，其特征在于，更包括：

在该半导体基底内形成一源极区围绕该栅极电极；以及

在该半导体基底的底面形成一漏极区且位于该源极区和该栅极电极下方。

7.如权利要求1所述的半导体结构的制造方法，其特征在于，更包括在该半导体基底中的另一沟槽内形成该掺杂的第三半导体材料作为一电场终端部，其中该另一沟槽位于该沟槽与该半导体基底的边缘之间。

8.如权利要求1所述的半导体结构的制造方法，其特征在于，该热处理的温度在800℃至1200℃之间，且该热处理的时间在30分钟至60分钟之间。

9.如权利要求1所述的半导体结构的制造方法，其特征在于，该掺杂物包括磷、砷或锑。

10.如权利要求1所述的半导体结构的制造方法，其特征在于，形成该第二半导体材料包括导入含该掺杂物的一前驱物的沉积工艺。

11.如权利要求1所述的半导体结构的制造方法，其特征在于，在该第一半导体材料填满该沟槽之前，更包括在该沟槽的侧壁和底面上形成一衬层，其中该衬层包括高介电常数介电材料。

12.一种半导体结构，其特征在于，包括：

一半导体基底；

一沟槽，设置于该半导体基底中；以及

一掺杂的半导体材料，填充于该沟槽内，其中该掺杂的半导体材料的顶面与该半导体基底的顶面共平面，且该掺杂的半导体材料中的一掺杂物在该沟槽的一深度方向上具有一渐减的浓度梯度。

13.如权利要求12所述的半导体结构，其特征在于，该掺杂物包括磷、砷或锑。

14.如权利要求12所述的半导体结构，其特征在于，该沟槽内的该掺杂的半导体材料为一栅极电极。

15.如权利要求14所述的半导体结构，其特征在于，更包括：

一源极区，设置于该半导体基底内且围绕该栅极电极；以及

一漏极区，设置于该半导体基底的底面且位于该源极区和该栅极电极下方。

16.如权利要求12所述的半导体结构，其特征在于，更包括另一沟槽设置于该沟槽与该半导体基底的边缘之间，其中该掺杂的半导体材料更填充于该另一沟槽内作为一电场终端部。

17.如权利要求12所述的半导体结构，其特征在于，更包括一衬层，设置于该沟槽的侧壁和底面上，其中该衬层包括高介电常数介电材料。