CN109327191A - 四路多尔蒂放大器及移动通信基站 - Google Patents

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Abstract

本发明涉及一种四路多尔蒂放大器。本发明还涉及一种移动通信基站。本发明提出了一种新的多尔蒂组合器拓扑结构，该多尔蒂组合器拓扑结构使得能够在比传统的多尔蒂组合器的回退电平更深的回退电平下达到峰值效率。

Description

四路多尔蒂放大器及移动通信基站
技术领域
本发明涉及一种四路多尔蒂放大器。本发明具体地涉及一种在射频(RF)发射机中使用的四路多尔蒂放大器。这种放大器的示例包括但不限于用于通信基站的放大器、用于雷达应用的放大器以及用于固态烹饪设备的放大器。本发明还涉及一种移动通信基站。
背景技术
在本发明的上下文中，四路多尔蒂放大器是包括四个不同的放大支路的多尔蒂放大器，即，主放大器支路和三个峰值放大器支路，其中，每个支路包括放大元件，以及布置在该放大元件之前和/或之后的相位延迟元件和/或阻抗变换元件。不同支路的不同之处在于：放大元件的偏置、由相位延迟元件引入的相位延迟、由阻抗变换元件提供的阻抗变换，和/或支路被耦接到其它支路所用的方式。
多尔蒂放大器在本领域中是已知的。这些放大器通常是近来广播和基站市场中的首选放大技术。当对具有高的峰均比的调制信号进行处理时，这些放大器可以提供50％以上的平均效率。存在多种不同的多尔蒂拓扑结构，诸如，对称拓扑结构和非对称拓扑结构。由等尺寸的或等功率容量的放大器构建成的对称多尔蒂放大器增强了从被标示为0dB的峰值功率电平下降至-6dB(所谓的“回退”电平)的功率范围内的效率。非对称多尔蒂放大器包括具有不同功率容量的放大器，其中，峰值放大器通常具有比主放大器的功率容量更大的功率容量，通常高达主放大器的功率容量的两倍。非对称多尔蒂放大器使得能够在更深的回退电平(即，<-6dB)下达到峰值效率。
除了双路多尔蒂放大器以外，还提出了N路多尔蒂放大器，其中N>3。例如，US8928402B2中公开了四路多尔蒂放大器的示例。
已知的多尔蒂放大器并非没有缺点。例如，已知的双路对称多尔蒂放大器通常在6dB的功率回退操作下具有峰值效率。因此，限制了对高的峰均比(PAR)的信号的效率改善。当使用双路非对称多尔蒂放大器时，主放大器与峰值放大器之间的高功率比会导致主放大器所看到的高负载调制，从而在较深的回退电平下产生效率峰值。然而，多尔蒂放大器的平均效率并不会与该负载调制成比例地增大。此外，增大负载调制会以放大器的带宽为代价。
发明内容
本发明的目的是提供一种四路多尔蒂架构，该架构在深回退电平下提供了高效率，而不需要主放大器所看到的高负载调制，从而防止或者限制了多尔蒂放大器的带宽损耗。
根据本发明，该目的是使用如权利要求1所限定的四路多尔蒂放大器来实现的。该放大器包括：输入端子，用于接收待由四路多尔蒂放大器放大的信号；主放大器，具有主输入端和主输出端；第一峰值放大器，具有第一输入端和第一输出端；第二峰值放大器，具有第二输入端和第二输出端；以及第三峰值放大器，具有第三输入端和第三输出端。本发明的四路多尔蒂放大器还包括输入分配网络，该输入分配网络用于将在输入端子处接收到的信号分配给主放大器、第一峰值放大器、第二峰值放大器以及第三峰值放大器。此外，所述四路多尔蒂放大器包括多尔蒂组合器，该多尔蒂组合器用于在第一组合节点处对从主放大器、第一峰值放大器、第二峰值放大器以及第三峰值放大器接收到的信号进行组合。
所述多尔蒂组合器包括位于第一组合节点(N1)与第二组合节点之间的第二支路，该第二支路包括第二阻抗转换器，并且其中，第三输出端经由第一支路连接至第一组合节点。所述多尔蒂组合器还包括位于第二组合节点与主输出端之间的第三支路，该第三支路包括第三阻抗转换器。多尔蒂组合器还包括位于第二组合节点与第三组合节点之间的第四支路，该第四支路包括第四阻抗转换器，其中，第二输出端经由第六支路连接至第三组合节点。多尔蒂组合器还包括位于第一输出端与第三组合节点之间的第五支路，该第五支路包括第五阻抗转换器。
阻抗转换是多尔蒂放大器的一个重要方面，因为阻抗转换使得能够通过峰值放大器来实现主放大器所需的负载调制，以及使得能够通过主放大器来实现峰值放大器所需的负载调制。
本发明提供了一种新颖的方式来对主放大器的输出、第一峰值放大器的输出、第二峰值放大器的输出以及第三峰值放大器的输出进行组合，以使得主放大器能够具有低负载调制因数，同时在大的回退操作下获得高效率。此外，本发明的多尔蒂放大器具有以下优点：可以在紧凑的布局区域中使用较少的器件(例如，两个相同的推挽式器件)实现该多尔蒂放大器，使得多尔蒂放大器在批量生产中的成本和一致性将被显著地改善。
第二峰值放大器所输出的信号可以首先在第三组合节点处与第一峰值放大器所输出的信号组合，从而形成第一组合信号。此外，主放大器所输出的信号可以首先在第二组合节点处与第一组合信号组合，从而形成第二组合信号，并且第三峰值放大器所输出的信号可以首先在第一组合节点处与第二组合信号组合。在本发明的上下文中，如果如从输出信号的源的角度所见的，给定的节点在电路中为第一个节点，在该节点处信号A与信号B共存，则信号A与信号B首先在该给定的节点处组合。
输入分配网络和多尔蒂组合器优选地被配置成使得由主放大器、第一峰值放大器、第二峰值放大器以及第三峰值放大器放大的信号在第一组合节点处被大体上同相地相加。由于多尔蒂组合器的每个支路中的相位延迟可能不同，所以输入分配网络优选地被配置成对这些差异进行补偿。
多尔蒂组合器可以被配置成使得第二支路被配置成在第二组合节点与第一组合节点之间引入大体上等于(90+n2×180度)的相位延迟。此外，第三支路可以被配置成在主输出端与第二组合节点之间引入大体上等于(90+n3×180度)的相位延迟。第四支路可以被配置成在第三组合节点与第二组合节点之间引入大体上等于(90+n4×180度)的相位延迟。第五支路可以被配置成在第一输出端与第三组合节点之间引入大体上等于(90+n5×180度)的相位延迟。在此，n2、n3、n4和n5为整数，例如，-1、0、1等
第一支路可以被配置成在第三输出端与第一组合节点之间引入大体上等于n1×180度的相位延迟，其中，n1为整数，和/或，其中，第六支路被配置成在第二输出端与第三组合节点之间引入大体上等于n6×180度的相位延迟，其中，n6为整数。
四路多尔蒂放大器还可以包括输出端子和输出阻抗转换器，该输出端子用于将组合信号输出到负载，所述输出阻抗转换器被布置在第一组合节点与输出端子之间。阻抗转换器使得观察多尔蒂放大器所见的阻抗与负载的阻抗之间能够阻抗匹配，负载的阻抗通常高于观察多尔蒂放大器所见的阻抗。
主放大器的最大功率容量、第一峰值放大器的最大功率容量、第二峰值放大器的最大功率容量以及第三峰值放大器的最大功率容量大体上可以是相同的。当批量生产放大器时，这是特别有意义的，因为这可以减小不同放大元件的总数。通常，主放大器和峰值放大器被实现在一个或多个经封装的导体管芯上。由于具有相同的放大器，所以可以减少不同的封装产品的数量。
此外，供给主放大器、第一峰值放大器、第二峰值放大器以及第三峰值放大器的供电电压可以大体上相同。供电电压通常包括被供给构成放大器的场效应晶体管(FET)的漏极端子的电压。例如，可以使用基于氮化镓的FET或基于硅的横向扩散的金属氧化物半导体(LDMOS)晶体管。然而，本发明可以同样适用于诸如双极晶体管之类的其它晶体管技术。
主放大器可被偏置成AB类，而第一峰值放大器可被偏置成C类，第二峰值放大器和第三峰值放大器可被偏置成深C类。各个放大器的偏置决定放大器开始在放大器的输出端子处对信号有所贡献时所处的输入电平。通常，主放大器被配置成对被输入到多尔蒂放大器的即使处于低输入功率下的信号进行放大。第一峰值放大器至第三峰值放大器被配置成对仅处于相对高的输入功率下的被输入信号进行放大。在一实施例中，第一峰值放大器至第三峰值放大器被配置成在被输入信号的大致同一功率下变得开始运作，即，开始放大输入信号。
输入分配网络可以包括：位于输入端子与第三输入端之间的第七支路、位于输入端子与主输入端之间的第八支路、位于输入端子与第一输入端之间的第九支路，以及位于输入端子与第二输入端之间的第十支路。输入分配网络应当优选地将所输入的信号分配给各个放大器，使得经放大的信号在第一组合节点处被同相地相加。为此，输入分配网络可以由以下特征中的一个或多个来表征。首先，第七支路可以被配置成在输入端子与第三输入端之间引入大体上等于(270+n7×180度)的相位延迟。其次，第八支路可以被配置成在输入端子与主输入端之间引入大体上等于(90+n8×180度)的相位延迟。第三，第九支路可以被配置成在输入端子与第一输入端之间引入大体上等于(n9×180度)的相位延迟。最后，第十支路可以被配置成在输入端子与第二输入端之间引入大体上等于(90+n10×180度)的相位延迟。在这些示例中，n7、n8、n9以及n10为整数。
第七支路可以包括第七阻抗转换器，第八支路可以包括第八阻抗转换器，和/或第十支路可以包括第十阻抗转换器。
替代地，输入分配网络可以包括第一正交混合耦合器(H1)、第二正交混合耦合器(H2)以及第三正交混合耦合器(H3)，第一正交混合耦合器、第二正交混合耦合器以及第三正交混合耦合器中的每一个均包括：耦合器输入节点、第一耦合器输出节点、第二耦合器输出节点以及耦合器隔离节点，该耦合器隔离节点与预先限定的负载端接，例如，与被用于形成耦合器的传输线的特性阻抗(诸如，50欧姆)相匹配的负载。输入端子可以连接至第一正交混合耦合器的耦合器输入节点，并且第一正交混合耦合器的第二耦合器输出节点可以耦接至第二正交混合耦合器的耦合器输入节点，以及第一正交混合耦合器的第一耦合器输出节点可以耦接至第三正交混合耦合器的耦合器输入节点。此外，第二正交混合耦合器的第一耦合器输出节点可以耦接至主输入端，第三正交混合耦合器的第一耦合器输出节点可以耦接至第二输入端，第二正交混合耦合器的第二耦合器输出节点可以耦接至第三输入端，以及第三正交混合耦合器的第二耦合器输出节点可以耦接至第一输入端。输入分配网络还可以包括第八阻抗转换器(Z08)，该第八阻抗转换器被布置在第二正交混合耦合器的第一耦合器输出节点与主输入端之间。
第一阻抗转换器、第二阻抗转换器、第三阻抗转换器、第四阻抗转换器、第五阻抗转换器、第六阻抗转换器、第七阻抗转换器、第八阻抗转换器、第九阻抗转换器、第十阻抗转换器以及输出阻抗转换器中的至少一个可以包括四分之一波长传输线，例如，四分之一波长微带线或其电气等效物。技术人员应理解的是，具有稍微偏离四分之一波长的电长度的传输线将同样符合阻抗转换器的要求。更具体地，在本发明的上下文中，阻抗转换器应当被解释为电气装置，当该电气装置的输出端连接至高阻抗时，该电气装置将显现出比在该电气装置的输出端被连接至低阻抗时的情况下更低的输入阻抗。因此，该阻抗转换器将会对被连接在输出端处的阻抗的特性进行转换。
还可以使用n形网络来实现阻抗转换器，该n形网络例如包括其两端均连接至接地电容的串联电感。在此，可以使用一条传输线来实现串联电感，并且可以使用分立的电容器或者一体的电容器来实现电容。
主放大器、第一峰值放大器、第二峰值放大器以及第三峰值放大器中的每个放大器均可以包括具有晶体管输入端和晶体管输出端的功率晶体管(10，11，12，13)。于是，四路多尔蒂放大器还可以包括：主输入匹配网络Zin0match、第一输入匹配网络Zin1match、第二输入匹配网络Zin2match、第三输入匹配网络Zin3match、主输出匹配网络Zout0match、第一输出匹配网络Zout1match、第二输出匹配网络Zout2match以及第三输出匹配网络Zout3match，该主输入匹配网络连接至主放大器的功率晶体管的晶体管输入端，该第一输入匹配网络连接至第一峰值放大器的功率晶体管的晶体管输入端，该第二输入匹配网络连接至第二峰值放大器的功率晶体管的晶体管输入端，该第三输入匹配网络连接至第三峰值放大器的功率晶体管的晶体管输入端，该主输出匹配网络连接至主放大器的功率晶体管的晶体管输出端，该第一输出匹配网络连接至第一峰值放大器的功率晶体管的晶体管输出端，该第二输出匹配网络连接至第二峰值放大器的功率晶体管的晶体管输出端，该第三输出匹配网络连接至第三峰值放大器的功率晶体管的晶体管输出端。
通常，待连接至输出端(例如，功率晶体管的漏极)的最佳阻抗相对较低。上述的输出匹配网络在相对较低的最佳阻抗与多尔蒂放大器的负载所需的阻抗(该阻抗通常为50欧姆)之间提供了至少部分阻抗匹配。类似的考虑同样适用于输入端。
主输出匹配网络Zout0match可以大体上形成第三阻抗转换器(Z03)，和/或第一输出匹配网络Zout1match可以大体上形成第五阻抗转换器(Z05)。另外地或替代地，第一支路可以包括第三输出匹配网络Zout3match和相位延迟部件(Z01)，该相位延迟部件(Z01)用于引入等于90+n1×180度的相位延迟，和/或第六支路可以包括第二输出匹配网络Zout2match和相位延迟部件(Z06)，该相位延迟部件(Z06)用于引入等于90+n6×180度的相位延迟，其中，n1和n6为整数。因此，在功率晶体管的输出端处的输出匹配网络既可以运行为阻抗匹配元件又可以运行为阻抗转换元件。
主输入匹配网络Zin0match、第一输入匹配网络Zin1match、第二输入匹配网络Zin2match以及第三输入匹配网络Zin3match中的至少两个可以是相同的，和/或主输出匹配网络Zout0match、第一输出匹配网络Zout1match、第二输出匹配网络Zout2match以及第三输出匹配网络Zout3match中的至少两个可以是相同的。在一实施例中，所有上述的输入匹配网络是相同的和/或所有上述的输出匹配网络是相同的。
主放大器的功率晶体管和第三峰值放大器的功率晶体管可被布置在单个半导体管芯上，和/或第一峰值放大器的功率晶体管和第二峰值放大器的功率晶体管可被布置在单个半导体管芯上，或者主放大器的功率晶体管、第一峰值放大器的功率晶体管、第二峰值放大器的功率晶体管以及第三峰值放大器的功率晶体管可被集成在单个管芯上。在一实施例中，其上实现有第三峰值放大器和主放大器的管芯与其上实现有第一峰值放大器和第二峰值放大器的管芯相同。这降低了在制造过程中与处理不同的管芯相关联的复杂性和成本。
与主放大器的功率晶体管、第一峰值放大器的功率晶体管、第二峰值放大器的功率晶体管以及第三峰值放大器的功率晶体管相对应的输入匹配网络和/或输出匹配网络的至少一部分可以与功率晶体管集成到同一管芯上。例如，输入匹配网络和/或输出匹配网络可以包括电容元件。这些元件可被实现为集成在半导体管芯上的电容器。
主放大器的功率晶体管和第三放大器的功率晶体管可被集成在单个封装件中，和/或第一放大器的功率晶体管和第二放大器的功率晶体管可被集成在单个封装件中，或者主放大器的功率晶体管、第一峰值放大器的功率管晶体管、第二峰值放大器的功率晶体管以及第三峰值放大器的功率晶体管可被集成在单个封装件中。再次地，可以降低在制造过程中与处理不同的封装件相关联的复杂性和成本。
与主放大器的功率晶体管、第一峰值放大器的功率晶体管、第二峰值放大器的功率晶体管以及第三峰值放大器的功率晶体管相对应的输入匹配网络和/或输出匹配网络的至少一部分可以与所述功率晶体管集成在同一封装件中。输入匹配网络和/或输出匹配网络可以分布在以下元件的任意组合上：半导体管芯、在其中布置管芯的封装件以及在其上安装封装件的印刷电路板。替代地，输入匹配网络和/或输出匹配网络以这些元件中的一个的形式来完全实现。
在特定实施例中，主放大器、第一峰值放大器、第二峰值放大器以及第三峰值放大器是相同的。这并不意味着这些放大器被相同地偏置，而仅仅表示对于每个放大器而言，放大器的物理构建，例如晶体管尺寸、晶体管元件的数量、匹配电路等是相同的。
根据第二方面，本发明提供了一种包括如上文所述的四路多尔蒂放大器的移动通信基站。本发明同样可被应用于需要对射频(RF)信号进行放大的其它应用场合中。例如，本发明的放大器可被用于固态烹饪设备或者雷达系统中。
附图说明
接下来，将参考附图来描述本发明，在附图中：
图1示出了根据本发明的放大器的示意性布局；
图2示出了用于对图1中的放大器进行电分析的电等效电路；
图3示出了图1中的放大器的随输出功率变化的效率；
图4示出了根据本发明的放大器的实现方式的示意性布局；
图5示出了图4中的放大器在给定的通信频带中的三个不同频率下随输出功率变化的增益和效率；以及
图6示出了与本发明的放大器一起使用的可能的管芯和封装的实现方式。
具体实施方式
图1示出了根据本发明的放大器的示意性布局。这种架构提供了一种新颖的方式来将主放大器的输出、第一峰值放大器的输出、第二峰值放大器的输出以及第三峰值放大器的输出进行组合，从而使得主放大器具有较小的负载调制因数，同时在大回退操作下获得高效率。在图1中，使用输入分配网络3将在多尔蒂放大器的输入端1处所输入的信号拆分到主放大器M、第一峰值放大器P1、第二峰值放大器P2以及第三峰值放大器P3。被这些放大器放大的信号被多尔蒂组合器4采集并组合，并且在输出端2处被传送至负载R负载。
组合器4包括从第三峰值放大器P3的输出端延伸到第一组合节点N1的第一支路b1。该第一组合节点经由阻抗转换器Z输出连接至负载R负载。
组合器4还包括第二支路b2，该第二支路b2在第二组合节点N2与第一组合节点N1之间延伸。第二支路b2包括阻抗转换器Z02。第三支路在主放大器M的输出端至第二组合节点N2之间延伸，该支路包括阻抗转换器Z03。第四支路b4从第二组合节点N2延伸至第三组合节点N3。该第四支路包括阻抗转换器Z04。第一峰值放大器P1的输出端经由被包括在第五支路b5中的阻抗转换器Z05连接至第三组合节点N3。该第三组合节点还经由第六支路b6连接到第二峰值放大器P2的输出端。
输入分配网络3包括第七支路b7、第八支路b8、第九支路b9以及第十支路b10，以将信号分别分配给放大器P3、放大器M、放大器P1、放大器P2。这些支路分别包括阻抗转换器Z07、阻抗转换器Z08、无阻抗转换器以及阻抗转换器Z10。
在图1中，标示n×λ/4表示阻抗转换器所引入的相位延迟，该相位延迟等于四分之一波长的n倍，其中，n为整数。
对图1的布局进行模拟研究表明：如果将放大器在同一供电电压下的功率比设置为1:1:1:1，并且如果峰值放大器被配置成在与被输入到多尔蒂放大器的信号的功率水平相同的功率水平下开启，则可以获得有利的值。在这些情况下，可以在9.5dB功率回退下获得单个最大效率点，而未超过主放大器的为2.25的负载调制因数。
接下来，将参考图2更详细地解释上述模拟研究，图2示出了图1中的布局的电等效电路，除了阻抗转换器Z输出和R负载被单个负载RL代替之外。分析将为输出组合器中的阻抗转换器的特性阻抗提供设计公式。在分析过程中，假定每个放大器被设计成在该放大器连接至50欧姆负载时在效率和/或最大功率方面提供最佳性能。
多尔蒂组合器4中的阻抗转换器可以通过输入电流、输入电压、输出电流以及输出电压之间的关系来说明：
在节点p和节点q处应用基尔霍夫定律：
Io1+Io3-Io4＝0 (5)
Vp3＝Vo
其中，节点p处的最大电压不受任何电流源的限制，而是通过选择特性阻抗Z03、Z02以及Z04来决定。这意味着必须在设计过程中提前设置这些值中的一个。
在任意给定的输入信号幅度v输入下，假定放大器的电流的基本电流幅度分别为Im、Ip1、Ip2以及Ip3，其中，Im＝fm(v输入)并且Ip＝fp(v输入)，其中，假定fm和fp是简单的分段线性函数。假定针对谐波进行短路端接。
每个阻抗转换器的输出电流和输出电压可以根据公式(1)至公式(4)表示为输入电流和输入电压的函数：
根据(1):
根据(2):
根据(3):
根据(4):
可以在全功率条件下确定RL与在主放大器的输出端处呈现的最佳负载RmF之间的关系。在这种情况下，多尔蒂放大器的总输出功率Po_tot可以使用以下公式来计算：
其中，Vo最大＝Vp3F＝Vdd
其中，Vo最大是输出端处的最大电压，VmF是在全功率条件下主放大器的输出端处的电压，Vp1F、Vp2F、Vp3F是第一峰值放大器、第二峰值放大器以及第三峰值放大器处的相应电压，并且其中，在全功率条件下，Rp1F、Rp2F、Rp3F分别是在第一峰值放大器、第二峰值放大器以及第三峰值放大器的输出端处呈现的最佳负载。
由于假定单个供电电压和功率比为1：1：1：1，因此以下公式成立：
RmF＝Rp1F＝Rp2F＝Rp3F
并且因此：
假定Im与射频输入电压vin之间为线性相关。因此，在回退下的主放大器电流(ImB)可以表示为ImB＝k×ImF，其中，k是在回退条件下的输入电压，在该输入电压下实现了最大效率。接下来，将对阻抗转换器的表达式进行推导。
将公式(9)、公式(17)以及公式(22)代入公式(5)中，给出：
进一步代入公式(15)，给出：
将公式(21)代入公式(6)中，给出：
进一步代入公式(11)中，给出：
根据公式(26)可以得出：
将公式(27)代入公式(24)中，给出：
在回退和全功率下对公式(28)进行求值将提供阻抗转换器的特性阻抗之间的第一关系。
在回退点处，应用以下条件：
VmB＝-jVdd,ImB＝ImFk,Ip1B＝Ip2B＝Ip3B＝0
代入到公式(28)中，得出：
在全功率条件下，应用以下条件：
VmF＝-jVdd,Vp1F＝Vdd,Vp2F＝-jVdd,Vp3F＝jVdd
Im＝ImF,Ip1＝Ip1F,Ip2＝Ip2F,Ip3＝Ip2F
这里假定：
ImF＝Ip1F＝Ip2F＝Ip2F
代入到公式(28)中，给出：
将公式(13)代入公式(19)中，给出：
将公式(31)代入公式(25)中，给出：
在回退点处，应用以下条件：
VmB＝-jVdd,ImB＝ImFk,Ip1B＝Ip2B＝Ip3B＝0,Vp3B＝jbVdd
其中，b是产生最大效率的回退输出电压。代入到公式(32)中，给出：
将公式(11)和公式(13)代入公式(19)中，给出：
在回退点处，应用以下条件：
VmB＝-jVdd,ImB＝ImFk,Ip1B＝Ip2B＝Ip3B＝0
代入到公式(34)中，给出：
将公式(35)代入公式(33)中，得出：
使公式(29)与公式(36)相等，给出：
在全功率下，应用以下条件：
VmF＝-jVdd,Vp1F＝Vdd,Vp2F＝-jVdd,Vp3F＝jVdd
Im＝ImF,Ip1＝Ip1F,Ip2＝Ip2F,Ip3＝Ip2F
假定：
ImF＝Ip1F＝Ip2F＝Ip2F
代入到公式(34)中，给出：
将公式(39)代入公式(30)中，给出：
代入公式(29)给出Z05的明确表达式：
组合器4的设计流程可以通过以下方式进行描述。首先，选择回退输出电压b。当目标是在-9.5dB回退下获得最大效率时，可以使用以下等式来计算b：
选择RmF与RL之间的关系为：
使得能够使用以下公式计算k：
选择Z03的值使得能够使用以下公式来计算其余的特性阻抗：
主放大器所经受的负载调制(VSWR主)可以表示为：
数值示例
作为数值示例，设置了以下设计参数：
RmF＝1
RL＝1/4
Z03＝1
关于峰值效率的回退＝BO＝-9.542dB。
使用上面的公式，可以计算出下面的特征值：
b＝1/3
k＝4/9
VSWR主＝2.25
Z02＝1/3
Z05＝1
Z04＝1/2
其中，使用50欧姆来将阻抗归一化。换言之，Z02＝16.7欧姆，Z03＝50欧姆，Z04＝25欧姆，以及Z05＝50欧姆。
数值示例表明，通过本发明的布局可以在较深的回退电平下达到峰值效率，而不需要对主放大器进行大负载调制。
图4示出了根据本发明的多尔蒂放大器的实现方式的示意性布局。在此，使用正交混合耦合器H1至H3来实现输入分配网络3。这些耦合器中的每一个均包括输入端口、第一输出端口、第二输出端口以及隔离端口，该第一输出端口相对于输入端口具有约0度的相位延迟，该第二输出端口相对于输入端口具有约90度的相位延迟，隔离端口与对应于耦合器的特性阻抗端接，该特性阻抗在大多数情况下等于50欧姆。
混合耦合器的网络在各个支路中引入了相位延迟。这些相位延迟应当与多尔蒂组合器4中所引入的相位延迟相匹配，使得经放大的信号在第一组合节点N1处在相位上进行组合。
此外，与图1相比，放大器M、放大器P1、放大器P2、放大器P3已经被替换为功率晶体管TM、功率晶体管TP1、功率晶体管TP2、功率晶体管TP3，这些功率晶体管没有被设计成当其被实施在50欧姆环境中时提供最佳效率和/或最佳功率。为此，输入匹配网络Zinxmatch和输出匹配网络Zoutxmatch分别被设置在功率晶体管的输入端和输出端处，这样提供了对50欧姆所需的阻抗匹配。这些匹配网络通常被用作阻抗转换器，因为这些匹配网络引入了近似90度的相位延迟。因此，需要对这些匹配网络的内含元件(inclusion)进行补偿。更具体地，将图1与图4进行比较，第一支路b1现在包括输出匹配网络Zout3match，其引入了约90度的相位延迟。在图1中，除了引入了等于多倍180度的相位延迟的传输线之外，支路b1本身并不包括阻抗变换元件。因此，为了获得相同的相位响应，在支路b1中包括具有90度电长度的相位延迟元件Z01。相位延迟元件Z01可以使用具有50欧姆的特性阻抗的四分之一波长传输线来实现。当被连接至50欧姆的负载时，功率晶体管TP3和输出匹配网络Zout3match的组合至少在输出端处表现为被设计成提供最佳性能的放大器，该放大器被连接至50欧姆的四分之一波长传输线。
另一方面，根据图1的阻抗转换器Z03、阻抗转换器Z05分别被替换为输出匹配网络Zout0match和输出匹配网络Zout1match。这些匹配网络已经提供了所需的阻抗转换和相位延迟。在上面的数值示例中，Z03，Z05都被设置/计算为50欧姆。换言之，根据数值示例，图1中的放大器M和放大器P1被连接至50欧姆的四分之一波长传输线。然而，与输出匹配网络Zout0match组合的功率晶体管TM以及与输出匹配网络Zout1match组合的功率晶体管TP1均表现为针对50欧姆设计的放大器并且该放大器被连接至50欧姆的四分之一波长传输线。因此，不需要另外的部件。
如果数值示例使得阻抗Z03、Z05中的任意一个不等于50欧姆，例如Z05等于25欧姆，则尽管与50欧姆的四分之一波长传输线以及与25欧姆的四分之一波长传输线串联连接进行组合，仍可以使用同样的输出匹配网络Zout1match。
如果输出端口H2和H3中的每一个均被匹配至50欧姆，则通过使用正交混合耦合器，输入功率被最佳分配。这是使用各种输入匹配网络来实现的。分配网络3的主要目的是对所输入的功率进行分配。与多尔蒂组合器4不同，分配网络3不需要负载调制或者不需要太多的负载调制。
图1中的支路b7需要270度加上多倍180度相位延迟。在图4中，耦合器H1和耦合器H2已经总共引入了180度的相位延迟。缺少的90度是由输入匹配网络Zin3match提供的。与上述内容类似，输入匹配网络Zin3match和TP3的组合(该组合并没有被设计成当在其输入端处被连接至50欧姆环境时表现出最佳性能)表现为已被设计成在50欧姆环境中表现出最佳性能并且被连接至50欧姆的四分之一波长传输线的放大器。类似的考虑也适用于支路b9和支路b10。
在支路b8中，耦合器H1和耦合器H2已经引入90度的相位延迟，而图1指明了对于支路b8而言，总共需要90度加上180度的倍数的相位延迟。在此，输入匹配网络Zin0match引入了另外的90度。因此，通过相位延迟元件Z09引入了另外的四分之一波长，这可以使用50欧姆的四分之一波长传输线来实现。
在上面的数值示例中，RL被设置为1/4，其对应于12.5欧姆。在图4的实现方式中，使用具有25欧姆特性阻抗的四分之一波长传输线来实现阻抗转换器Z输出，以提供与多尔蒂放大器的50欧姆负载的匹配。
图5示出了图4中的放大器在给定的通信频带中的三个不同频率下随输出功率变化的增益和效率。峰值功率大约实现在58.5dBm，并且在回退条件下效率峰值大约处于51.5dBm。这表明本发明使得能够在比传统的多尔蒂拓扑结构所具有的回退电平更深的回退电平下获得峰值效率。
图6示出了与本发明的放大器一起使用的可能的管芯和封装的实现方式。功率晶体管TP3和功率晶体管TM可以实现在单个半导体管芯14上。此外，可以将该管芯放置在封装件16中，该封装件16还包括所需的输入匹配网络和输出匹配网络的至少一部分。在一些实施例中，匹配网络的一部分被布置在半导体管芯14上。
类似的考虑适用于功率晶体管TP1和功率晶体管TP2。其也可以实现在单个半导体管芯15上。可以将该管芯放置在封装件17中，该封装件17还包括所需的输入匹配网络和输出匹配网络的至少一部分。在一些实施例中，匹配网络的一部分被布置在半导体管芯15上。
本发明既不排除其中每个功率晶体管均实现在单独的管芯(该管芯安装在单独的封装件中)上的实施例，也不排除其中所有功率晶体管实现在同一管芯上的实施例。
如果对功率晶体管使用相等的功率容量，则可以使用大体上相同的管芯和封装件。这大大降低了制造成本。
在上面的描述中，介绍了具有特定目的的电气元件。本领域技术人员知道的是，可以使用替代元件，只要这些元件具有相同的目的或者显示大体上相同的电气特性即可。例如，可以将四分之一波长传输线替换为如上所述的n形网络。因此，本发明并不限于给定的电气元件的特定实现方式。
此外，本领域技术人员应理解，本发明的范围不限于在此所讨论的实施例，而是由所附权利要求及其等同物进行限定。

Claims (22)

1.一种四路多尔蒂放大器，所述四路多尔蒂放大器包括：
输入端子(1)，所述输入端子用于接收待由所述四路多尔蒂放大器放大的信号；
主放大器(M)，所述主放大器具有主输入端和主输出端；
第一峰值放大器(P1)，所述第一峰值放大器具有第一输入端和第一输出端；
第二峰值放大器(P2)，所述第二峰值放大器具有第二输入端和第二输出端；
第三峰值放大器(P3)，所述第三峰值放大器具有第三输入端和第三输出端；
输入分配网络(3)，所述输入分配网络用于将在所述输入端子处接收到的信号分配给所述主放大器、所述第一峰值放大器、所述第二峰值放大器以及所述第三峰值放大器；以及
多尔蒂组合器(4)，所述多尔蒂组合器用于在第一组合节点(N1)处将从所述主放大器、所述第一峰值放大器、所述第二峰值放大器以及所述第三峰值放大器接收的信号组合，所述多尔蒂组合器包括：
第二支路(b2)，所述第二支路位于所述第一组合节点(N1)和第二组合节点(N2)之间并且包括第二阻抗转换器(Z02)，其中，所述第三输出端经由第一支路(b1)连接至所述第一组合节点(N1)；
第三支路(b3)，所述第三支路位于所述第二组合节点(N2)和所述主输出端之间并且包括第三阻抗转换器(Z03)；
第四支路(b4)，所述第四支路位于所述第二组合节点(N2)和第三组合节点(N3)之间并且包括第四阻抗转换器(Z04)，其中，所述第二输出端经由第六支路(b6)连接至所述第三组合节点(N3)；以及
第五支路(b5)，所述第五支路位于所述第一输出端和所述第三组合节点(N3)之间并且包括第五阻抗转换器(Z05)。
2.根据权利要求1所述的四路多尔蒂放大器，其中，所述第二峰值放大器所输出的信号首先在所述第三组合节点处与所述第一峰值放大器所输出的信号组合，从而形成第一组合信号；
其中，所述主放大器所输出的信号首先在所述第二组合节点处与所述第一组合信号组合，从而形成第二组合信号；以及
其中，所述第三峰值放大器所输出的信号首先在所述第一组合节点处与所述第二组合信号组合。
3.根据前述权利要求中任一项所述的四路多尔蒂放大器，其中，所述输入分配网络和所述多尔蒂组合器被配置成使得由所述主放大器、所述第一峰值放大器、所述第二峰值放大器以及所述第三峰值放大器放大的信号在所述第一组合节点处被大体上同相地相加。
4.根据前述权利要求中任一项所述的四路多尔蒂放大器，
其中，所述第二支路被配置成在所述第二组合节点(N2)与所述第一组合节点(N1)之间引入大体上等于(90+n2×180度)的相位延迟；
其中，所述第三支路被配置成在所述主输出端与所述第二组合节点之间引入大体上等于(90+n3×180度)的相位延迟；
其中，所述第四支路被配置成在所述第三组合节点与所述第二组合节点之间引入大体上等于(90+n4×180度)的相位延迟；
其中，所述第五支路被配置成在所述第一输出端与所述第三组合节点之间引入大体上等于(90+n5×180度)的相位延迟；
其中，n2、n3、n4以及n5为整数。
5.根据前述权利要求中任一项所述的四路多尔蒂放大器，其中，所述第一支路被配置成在所述第三输出端与所述第一组合节点(N1)之间引入大体上等于n1×180度的相位延迟，其中，n1为整数，和/或，其中，所述第六支路被配置成在所述第二输出端与所述第三组合节点(N3)之间引入大体上等于n6×180度的相位延迟，其中，n6为整数。
6.根据前述权利要求中任一项所述的四路多尔蒂放大器，所述四路多尔蒂放大器还包括输出端子(2)和输出阻抗转换器(Z输出)，所述输出端子用于将组合信号输出到负载(R负载)，所述输出阻抗转换器被布置在所述第一组合节点(N1)与所述输出端子(2)之间。
7.根据前述权利要求中任一项所述的四路多尔蒂放大器，其中，所述主放大器的最大功率容量、所述第一峰值放大器的最大功率容量、所述第二峰值放大器的最大功率容量以及所述第三峰值放大器的最大功率容量大体上相同。
8.根据前述权利要求中任一项所述的四路多尔蒂放大器，其中，供给所述主放大器、所述第一峰值放大器、所述第二峰值放大器以及所述第三峰值放大器的供电电压大体上是相同的。
9.根据前述权利要求中任一项所述的四路多尔蒂放大器，其中，所述主放大器被偏置成AB类，所述第一峰值放大器被偏置成C类，所述第二峰值放大器和所述第三峰值放大器被偏置成深C类。
10.根据前述权利要求中任一项所述的四路多尔蒂放大器，其中，所述输入分配网络包括：
第七支路，所述第七支路位于所述输入端子与所述第三输入端之间；
第八支路，所述第八支路位于所述输入端子与所述主输入端之间；
第九支路，所述第九支路位于所述输入端子与所述第一输入端之间；
第十支路，所述第十支路位于所述输入端子与所述第二输入端之间；
其中：
所述第七支路被配置成在所述输入端子与所述第三输入端之间引入大体上等于(270+n7×180度)的相位延迟；
所述第八支路被配置成在所述输入端子与所述主输入端之间引入大体上等于(90+n8×180度)的相位延迟；
所述第九支路被配置成在所述输入端子与所述第一输入端之间引入大体上等于(n9×180度)的相位延迟；以及
所述第十支路被配置成在所述输入端子与所述第二输入端之间引入大体上等于(90+n10×180度)的相位延迟，
其中，n7、n8、n9以及n10为整数。
11.根据权利要求10所述的四路多尔蒂放大器，其中：
所述第七支路包括第七阻抗转换器；
所述第八支路包括第八阻抗转换器；以及
所述第十支路包括第十阻抗转换器。
12.根据权利要求1至10中任一项所述的四路多尔蒂放大器，其中，所述输入分配网络包括第一正交混合耦合器(H1)、第二正交混合耦合器(H2)以及第三正交混合耦合器(H3)，所述第一正交混合耦合器、所述第二正交混合耦合器以及所述第三正交混合耦合器中的每一个均包括：耦合器输入节点、第一耦合器输出节点、第二耦合器输出节点以及耦合器隔离节点，所述耦合器隔离节点与预先限定的负载进行端接，其中：
所述输入端子连接至所述第一正交混合耦合器的耦合器输入节点；
所述第一正交混合耦合器的第二耦合器输出节点耦接至所述第二正交混合耦合器的耦合器输入节点，以及所述第一正交混合耦合器的第一耦合器输出节点耦接至所述第三正交混合耦合器的耦合器输入节点；
所述第二正交混合耦合器的第一耦合器输出节点耦接至所述主输入端；
所述第三正交混合耦合器的第一耦合器输出节点耦接至所述第二输入端；
所述第二正交混合耦合器的第二耦合器输出节点耦接至所述第三输入端；
所述第三正交混合耦合器的第二耦合器输出节点耦接至所述第一输入端；
其中，所述输入分配网络还包括第九阻抗转换器(Z09)，所述第九阻抗转换器被布置在所述第二正交混合耦合器的第一耦合器输出节点与所述主输入端之间。
13.根据前述权利要求中任一项所述的四路多尔蒂放大器，其中，所述第一阻抗转换器、所述第二阻抗转换器、所述第三阻抗转换器、所述第四阻抗转换器、所述第五阻抗转换器、所述第六阻抗转换器、所述第七阻抗转换器、所述第八阻抗转换器、所述第九阻抗转换器、所述第十阻抗转换器以及输出阻抗转换器中的至少一个包括四分之一波长传输线，诸如，四分之一波长微带线或其电气等效物。
14.根据前述权利要求中任一项所述的四路多尔蒂放大器，其中，所述主放大器、所述第一峰值放大器、所述第二峰值放大器以及所述第三峰值放大器中的每个放大器均包括具有晶体管输入端和晶体管输出端的功率晶体管(10，11，12，13)；
所述四路多尔蒂放大器还包括：
主输入匹配网络Zin0match，所述主输入匹配网络连接至所述主放大器的功率晶体管的晶体管输入端；
第一输入匹配网络Zin1match，所述第一输入匹配网络连接至所述第一峰值放大器的功率晶体管的晶体管输入端；
第二输入匹配网络Zin2match，所述第二输入匹配网络连接至所述第二峰值放大器的功率晶体管的晶体管输入端；
第三输入匹配网络Zin3match，所述第三输入匹配网络连接至所述第三峰值放大器的功率晶体管的晶体管输入端；
主输出匹配网络Zout0match，所述主输出匹配网络连接至所述主放大器的功率晶体管的晶体管输出端；
第一输出匹配网络Zout1match，所述第一输出匹配网络连接至所述第一峰值放大器的功率晶体管的晶体管输出端；
第二输出匹配网络Zout2match，所述第二输出匹配网络连接至所述第二峰值放大器的功率晶体管的晶体管输出端；以及
第三输出匹配网络Zout3match，所述第三输出匹配网络连接至所述第三峰值放大器的功率晶体管的晶体管输出端。
15.根据权利要求14所述的四路多尔蒂放大器，其中，所述主输出匹配网络Zout0match大体上形成所述第三阻抗转换器(Z03)，和/或，其中，所述第一输出匹配网络Zout1match大体上形成所述第五阻抗转换器(Z05)，和/或，其中，所述第一支路包括所述第三输出匹配网络Zout3match和用于引入等于90+n1×180度的相位延迟的相位延迟部件(Z01)，和/或，其中，所述第六支路包括所述第二输出匹配网络Zout2match和用于引入等于90+n6×180度的相位延迟的相位延迟部件(Z06)，其中，n1和n6为整数。
16.根据权利要求14或15所述的四路多尔蒂放大器，其中，所述主输入匹配网络Zin0match、所述第一输入匹配网络Zin1match、所述第二输入匹配网络Zin2match以及所述第三输入匹配网络Zin3match中的至少两个是相同的；和/或
其中，所述主输出匹配网络Zout0match、所述第一输出匹配网络Zout1match、所述第二输出匹配网络Zout2match以及所述第三输出匹配网络Zout3match中的至少两个是相同的。
17.根据权利要求14至16中任一项所述的四路多尔蒂放大器，其中，所述主放大器的功率晶体管和所述第三峰值放大器的功率晶体管被布置在单个半导体管芯(14)上，和/或，其中，所述第一峰值放大器的功率晶体管和所述第二峰值放大器的功率晶体管被布置在单个半导体管芯(15)上，或者，其中，所述主放大器的功率晶体管、所述第一峰值放大器的功率晶体管、所述第二峰值放大器的功率晶体管以及所述第三峰值放大器的功率晶体管被集成在单个管芯上。
18.根据权利要求14至17中任一项所述的四路多尔蒂放大器，其中，与所述主放大器的功率晶体管、所述第一峰值放大器的功率晶体管、所述第二峰值放大器的功率晶体管以及所述第三峰值放大器的功率晶体管对应的输入匹配网络和/或输出匹配网络的至少一部分与功率晶体管集成在同一管芯上。
19.根据权利要求14至18中任一项所述的四路多尔蒂放大器，其中，所述主放大器的功率晶体管和所述第三放大器的功率晶体管被集成在单个封装件(16)中，和/或，其中，所述第一放大器的功率晶体管和所述第二放大器的功率晶体管被集成在单个封装件(17)中，或者，其中，所述主放大器的功率晶体管、所述第一峰值放大器的功率晶体管、所述第二峰值放大器的功率晶体管以及所述第三峰值放大器的功率晶体管被集成在单个封装件中。
20.根据权利要求19所述的四路多尔蒂放大器，其中，与所述主放大器的功率晶体管、所述第一峰值放大器的功率晶体管、所述第二峰值放大器的功率晶体管以及所述第三峰值放大器的功率晶体管对应的输入匹配网络和/或输出匹配网络的至少一部分与所述功率晶体管集成在同一封装件中。
21.根据权利要求14至20中任一项所述的四路多尔蒂放大器，其中，所述主放大器、所述第一峰值放大器、所述第二峰值放大器以及所述第三峰值放大器是相同的。
22.一种移动通信基站，所述移动通信基站包括前述权利要求中任一项所述的四路多尔蒂放大器。
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