CN109302066A - 一种开关电源中初级电感峰值电流的采样电路、开关电源 - Google Patents

Abstract

本发明提供一种开关电源中初级电感峰值电流的采样电路、开关电源，应用于包括至少两个次级绕组的变压器上，所述变压器的初级绕组与第一次级绕组、第二次级绕组的绕制方向均相反；所述初级绕组的输入端连接至输入电压，所述第一次级绕组连接至电压输出电路；所述开关电源中初级电感峰值电流的采样电路包括第一NMOS晶体管、电流采样电阻、第一分压电阻、第二分压电阻、驱动电路、电压放大器、放电时间检测电路和峰值采样保持补偿电路；所述峰值采样保持补偿电路包含峰值采样保持电路、斜率采样保持电路、峰值补偿电路和峰值电压保持电容放电电路。本发明的开关电源中初级电感峰值电流的采样电路能够准确采样开关关断时刻初级电感的峰值电流。

Description

一种开关电源中初级电感峰值电流的采样电路、开关电源

技术领域

本发明涉及电子电路的技术领域，特别是涉及一种开关电源中初级电感峰值电流的采样电路、开关电源。

背景技术

开关电源具有非常广泛的应用，是电子设备的首选的供电电源方案。随着近年来半导体照明应用的快速增长，具有恒流输出特性的开关电源越来越多的被应用到照明灯具中。此外大部分充电器用开关电源也需要具有恒流输出特性。因此无论在半导体照明还是其他应用中，都需要对恒流模式下的输出电流精确控制。

在所有开关电源拓扑结构中，反激式电源由于结构简单，成为中小功率离线式隔离电源的首选，广泛应用在半导体照明和移动充电设备中。采用初级侧反馈的反激式电源在省略次级反馈电路条件下即可实现输出电压、电流的调节，降低了系统复杂度并节省成本，为当前的主流方案。由于省略了次级反馈电路，输出电流无法直接采样，因此要实现输出电流精确控制，必须精确采样电流。只有实现精确电流采样才有可能实现输出电流的精确控制。

反激式开关电源在恒流状态下工作在非连续电流模式(DiscontinuousConduction Mode， DCM)或临界连续电流模式(critical conduction mode，CRM)。工作在DCM反激式电源变压器的初级电流I_PRI、次级电流I_SEC和次级电压VFB的波形如图1所示。经过简单计算可以得出开关电源的输出电流的表达式如下：

其中，I_SECpk为次级绕组的峰值电流，T_DIS为次级绕组放电时间，T_S为开关周期。T_DIS可通过反馈绕组电压检测，T_S可直接获得，I_SECpk不能直接检测，但可以通过检测变压器初级绕组电流间接检测。如果变压器初级/次级绕组比例为Nps，那么次级绕组峰值电流I_SECpk和初级绕组峰值电流I_PRIpk的关系为：

I_SECpk＝Nps*I_PRIpk

因此，输出电流表达式可重新写为：

由以上公式可知，在变压器规格确定的条件下，可通过检测初级绕组峰值电流、次级放电时间和开关周期来实现输出电流的检测和控制。

图2显示为现有技术中具有恒流输出功能的开关电源于一实施例中的结构示意图。在该电路中采用一个与MOSFET开关的源极连接的采样电阻203实现变压器201初级侧绕组电流检测。检测到的电压信号送往峰值采样电路211以得到峰值电压vcspk。变压器201的第3 绕组接一个由204和205串联的分压电阻网络，分压电阻网络的中间接头被送往放电时间检测电路212以检测次级绕组的放电时间和开关周期比vcspk和被送到输出电流合成电路210合成代表输出电流的电压信号Io，Io被送到误差放大器206的反相输入端和一个固定的参考电压V_REF比较，误差放大器207的输出接到开通时间调节电路208来调节开关的开通时间，开通时间调节电路208的输出接到一个驱动电路209来驱动外部MOSFET 202以实现开关控制。其中，电容207为滤波电容。

用Rs表示采样电阻203大小，I_PRIpk代表变压器初级绕组电流峰值，送到峰值采样电路 211的信号峰值电压为I_PRIpk*Rs。理想情况下峰值采样电路211的输出电压为：

vcspk＝I_PRIpk*Rs

输出电流合成电路210实现两个输入信号相乘运算，其输出电压为：

在稳定状态下，误差放大器206的输出通过调节开通时间，实现Io和参考电压相等，即：

因此，输出电流表达式可重新写为：

V_REF可精确设定，因此只要变压器201的初级/次级绕组比例Nps和采样电阻Rs203确定，输出电流即可精确设定。

然而，以上仅是在理想情况下输出电流可精确控制。由于器件的非理想因素和电路结构的限制，使得输出电流合成电路210得到的Io不能完全准确反映输出电流，其中一重要因素为MOSFET开关的关断延迟Td。因此，在MOSFET开关关断后通过检测电阻202的峰值电流并不完全等于变压器初级绕组的峰值电流I_PRIpk。

更接近实际情况的MOSFET开关的驱动电压G、变压器初级绕组电流I_PRI、MOSFET开关源极采样电阻上的电压CS以及变压器第三绕组的电压FB的波形如图3所示。在开MOSFET关断时，由于驱动电路209有限的驱动能力以及MOSFET开关的栅极与漏极之间寄生电容的存在，MOSFET开关的栅极驱动信号电压并非立即变为0，而是有一个短暂的平台即所谓的密勒平台。该平台的持续时间Td与驱动电路209的驱动电流大小和MOSFET开关参数以及输入电压Vbus的大小有关。在密勒平台持续期间，从变压器201初级绕组流出的电流部分经过驱动电路流出，部分从MOSFET开关的源极流经采样电组203。另外在Td持续期间，MOSFET开关的漏极电压仍然很低，所以变压器201初级电流仍近似按照关断之前的趋势增加，直到MOSFET开关完全关断后变压器初级绕组电流迅速减小到0。

通过以上分析可知，变压器初级绕组电流峰值出现在密勒平台结束后MOSFET开关完全关断时刻。而在此之前由于驱动电路209的驱动电流会分走一部分MOSFET开关的漏极电流， MOSFET 202源极流出的电流会减小，因而如图3所示，采样电阻203能够采样到的峰值电压信号CS与变压器初级侧绕组的峰值电压信号vcspk出现明显的差异ΔCS。如果输入电压为 Vbus，变压器初级绕组电感为L_PRI，那么从MOSFET开关开始关断到完全关断时间内变压器初级电流的变化量近似为：

由上可知，对变压器初级绕组峰值电流的采样偏差随输入电压、初级绕组电感量以及驱动延迟时间变化而变化，这些因素的变化大大影响采样精度，从而最终影响输出电流的控制精度。

为解决上述采样精度问题，现有的常用方法是在采样电压上叠加一个随输入电压增加而增加的补偿量ΔCS。ΔCS的设计大小等于ΔI_PRI*Rs，那么采样电阻上的峰值电压信号可反映 MOSFET开关完全关断时刻的峰值电流。在变压器初级电感量L_PRI和驱动延迟时间Td固定的条件下，采样偏差随输入电压Vbus的增加而增加。因此，如果ΔCS设计得当，则可以完全补偿采样偏差，从而提高输出电流控制精度。

然而，上述补偿方法虽然可使采样精度得到较好的补偿，但是其补偿量固定，适应范围窄。由于采样偏差随变压器初级电感量L_PRI、驱动延迟Td和输入电压Vbus变化，因此当变压器初级电感量变化或者驱动延迟参数发生变化时补偿效果将会变差。而实际制造过程中变压器初级电感量L_PRI、驱动芯片的驱动电流以及MOSFET开关参数不可避免的会发生一定范围的变化，包括补偿电路本身参数的变化，因而批量情况下补偿效果会出现明显差异。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种开关电源中初级电感峰值电流的采样电路、开关电源，通过检测MOSFET开通期间初级电流采样信号变化斜率和驱动关断延迟时间实现峰值电流检测偏差的完全补偿，从而准确采样开关关断时刻初级电感的峰值电流，且不受驱动延迟时间、电感量、输入电压等参数变化影响。

为实现上述目的及其他相关目的，本发明提供一种开关电源中初级电感峰值电流的采样电路，应用于包括至少两个次级绕组的变压器上，所述变压器的初级绕组与第一次级绕组、第二次级绕组的绕制方向均相反；所述初级绕组的输入端连接至输入电压，所述第一次级绕组连接至电压输出电路；所述开关电源中初级电感峰值电流的采样电路包括第一NMOS晶体管、电流采样电阻、第一分压电阻、第二分压电阻、驱动电路、电压放大器、放电时间检测电路和峰值采样保持补偿电路；所述驱动电路的输入端接入一开关信号，输出端连接至所述第一NMOS晶体管的栅极，以通过所述开关信号的闭合和打开控制所述第一NMOS晶体管的导通和断开；所述NMOS晶体管的漏极连接至所述变压器的初级绕组的输出端；所述电流采样电阻的第一端连接至所述第一NMOS晶体管的源极，第二端接地；所述电压放大器的正负输入端分别连接至所述电流采样电阻的第一端和第二端，输出端连接至所述峰值采样保持补偿电路的第一输入端，以得到放大后的所述电流采样电阻上的采样电压；所述第一分压电阻和所述第二分压电阻串联连接后，一端连接至所述变压器的第二次级绕组的正输出端，另一端接地；所述第二次级绕组的负输出端接地；所述放电时间检测电路的输入端连接至所述第一分压电阻和所述第二分压电阻的公共端，输出端连接至所述峰值采样保持补偿电路的第二输入端，用于检测所述变压器的第二次级绕组的放电时间，以生成与所述第一NMOS晶体管的关断状态对应的峰值电压补偿时间；所述峰值采样保持补偿电路包含峰值采样保持电路、斜率采样保持电路、峰值补偿电路和峰值电压保持电容放电电路；所述峰值采样保持电路与所述电压放大器的输出端相连，用于采样所述第一NMOS晶体管的关断时刻采样电压的峰值电压并保存至峰值电压保持电容中；所述斜率采样保持电路用于采样所述第一NMOS晶体管的关断时刻采样电压的上升斜率并保存至上升斜率保持电容中；所述峰值补偿电路与所述放电时间检测电路相连，用于在所述峰值电压补偿时间内，继续为所述峰值电压保持电容充电，以令所述峰值电压保持电容所保存的峰值电压按照所示上升斜率保持电容所保存的所示上升斜率继续增加，并得到补偿电压；所述峰值电压保持电容放电电路用于在开关信号的每个开关周期开关信号打开时对所述峰值电压保持电容进行放电。

于本发明一实施例中，所述峰值采样保持电路包括运算放大器、第一PMOS管和峰值电压保持电容；所述运算放大器的负输入端连接至所述电压放大器的输出端，正输入端连接至第一PMOS管的漏极和峰值电压保持电容的第一端，并作为所述峰值采样保持补偿电路的输出端输出补偿电压，输出端连接至第一PMOS管的栅极；第一PMOS管的源极与驱动电源相连；峰值电压保持电容的第二端接地。

于本发明一实施例中，所述斜率采样保持电路包括第二PMOS晶体管、第二NMOS晶体管、上升斜率保持电容和第一开关；所述第二PMOS晶体管的漏极连接至所述第二NMOS 晶体管的漏极和栅极，栅极连接至所述第一PMOS晶体管的栅极，源极与驱动电源相连；所述第二NMOS晶体管的源极接地，所述第一开关的第一端连接至所述第二NMOS晶体管的栅极，第二端连接至上升斜率保持电容的第一端，控制输入端接入所述开关信号；所述上升斜率保持电容的第二端接地。

于本发明一实施例中，所述第一开关采用NMOS或者采用NMOS和PMOS组成的传输门。

于本发明一实施例中，所述第二PMOS晶体管与所述第一PMOS晶体管的尺寸大小相同。

于本发明一实施例中，所述峰值补偿电路包括第三NMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第二开关和控制逻辑电路；所述第三PMOS晶体管的漏极和栅极连接至所述第三NMOS晶体管的漏极和第四PMOS晶体管的栅极，源极接入驱动电源；第四PMOS 晶体管的漏极连接至所述第二开关的第一端，源极接入驱动电源；所述第二开关的第二端连接至所述运算放大器的正输入端，控制输入端连接至所述控制逻辑电路的输出端；所述第三NMOS晶体管的源极接地，栅极连接至所述上升斜率保持电容的第一端；所述控制逻辑电路包括与非门和反相器，所述反相器的输入端接入所述开关信号，输出端连接至所述与非门的第一输入端；所述与非门的第二输入端连接至所述放电时间检测电路的输出端，输出连接至所述第二开关的控制输入端。

于本发明一实施例中，所述第二开关K2采用PMOS或NMOS和PMOS组成的传输门。

于本发明一实施例中，所述第二NMOS晶体管和所述第三NMOS晶体管的类型相同且尺寸相等；所述第三PMOS晶体管和第四PMOS晶体管的尺寸相等。

于本发明一实施例中，所述峰值电压保持电容放电电路包括第四NMOS晶体管和放电脉冲产生电路；所述放电脉冲产生电路的输入端接入所述开关信号，输出端连接至所述第四 NMOS晶体管的栅极，所述第四NMOS晶体管的漏极连接至所述峰值电压保持电容的第一端，源极接地；所述放电脉冲产生电路用于在所述开关信号的每一个开关周期的上升沿产生一个放电脉冲，以打开所述第四NMOS晶体管将所述峰值电压保持电容中的电压完全释放。

同时，本发明还提供一种开关电源，包括变压器和上述任一所述的开关电源中初级电感峰值电流采样电路；

所述变压器包括至少两个次级绕组，且初级绕组与次级绕组的绕制方向均相反。

如上所述，本发明的开关电源中初级电感峰值电流的采样电路，具有以下有益效果：

(1)通过检测MOSFET开通期间初级电流采样信号变化斜率和驱动关断延迟时间实现峰值电流检测偏差的完全补偿，从而准确采样开关关断时刻初级电感的峰值电流，且不受驱动延迟时间、电感量、输入电压等参数变化影响；

(2)采样精度高，具有很宽的适应范围，在改善输出电流精度方面优势明显；

(3)可应用于具有精确恒流输出特性的开关电源控制器中，能够显著提高电路恒流控制性能。

附图说明

图1显示为现有技术中工作在DCM反激式电源变压器的初级电流I_PRI、次级电流I_SEC和次级电压VFB的波形示意图；

图2显示为现有技术中具有恒流输出功能的开关电源于一实施例中的结构示意图；

图3显示为MOSFET开关的驱动电压G、变压器初级绕组电流I_PRI、MOSFET开关源极采样电阻上的电压CS以及变压器第三绕组的电压FB的波形示意图；

图4显示为本发明的开关电源中初级电感峰值电流的采样电路于一实施例中的结构示意图；

图5显示为本发明的开关电源中初级电感峰值电流的采样电路中相关信号的正常工作波形图。

图6显示为本发明的开关电源于一实施例中的结构示意图。

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。

本发明的开关电源中初级电感峰值电流的采样电路能够精确检测变压器初级绕组峰值电流，可应用于具有精确恒流输出特性的开关电源控制器中，能够显著提高电路恒流控制性能。特别地，可应用于具有恒流输出特性的无次级反馈开关电源，尤其是一种精确恒流输出的开关电源。

如图4所示，于一实施例中，本发明的开关电源中初级电感峰值电流的采样电路应用于包括至少两个次级绕组的变压器1上，变压器1的初级绕组与第一次级绕组、第二次级绕组的绕制方向均相反。初级绕组的输入端连接至输入电压vbus，第一次级绕组连接至电压输出电路。

本发明的开关电源中初级电感峰值电流的采样电路包括NMOS晶体管2、电流采样电阻 3、第一分压电阻4、第二分压电阻5、驱动电路6、电压放大器7、放电时间检测电路8和峰值采样保持补偿电路9。

驱动电路6的输入端接入一开关信号，输出端连接至NMOS晶体管2的栅极，以通过开关信号的闭合和打开控制NMOS晶体管2的导通和断开。具体地，驱动电路6输入端接入的开关信号为周期性的开关信号，该开关信号经驱动电路6放大后，实现对NMOS晶体管2驱动的通断。

NMOS晶体管2的漏极连接至变压器1的初级绕组的输出端。

电流采样电阻3的第一端连接至NMOS晶体管2的源极，第二端接地，以实现MOSFET2开关开通期间的电流采样。如图5所示，在t0时刻当开关信号的电压为高时，驱动电路6驱动NMOS晶体管2的栅极电压升高，使其完全打开。输入电压vbus经变压器1的初级绕组、 NMOS晶体管2和电流采样电阻3到地之间形成电流通路。由于变压器1的初级绕组电感的作用，电流通路中的电流从0开始以近似线性增加。在这一阶段内，通过NMOS晶体管2和电流采样电阻3的电流I_PRI和时间t的关系为：

其中，L_PRI为变压器1的初级绕组的电感量。

电压放大器7的正负输入端分别连接至电流采样电阻3的第一端和第二端，输出端连接至峰值采样保持补偿电路9的第一输入端，以得到放大后的电流采样电阻3上的采样电压vcs。具体地，电压放大器7用于实现对电流采样电阻两端的电压的放大功能。若电压放大器7的放大倍数为K，则如图5所示，在t0-t1阶段NMOS晶体管2开通期间，电压放大器7的输出端的采样电压vcs随时间变化可表示为：

第一分压电阻4和第二分压电阻5串联连接后，一端连接至变压器1的第二次级绕组的正输出端，另一端接地；第二次级绕组的负输出端接地。由于变压器1的第二次级绕组和初级绕组的绕制方向相反，当NMOS晶体管2开通时，初级绕组的正负输入端之间的电压方向为正，第二次级绕组正负输出端之间的电压为负。

放电时间检测电路8的输入端连接至第一分压电阻4和第二分压电阻5的公共端，输出端连接至峰值采样保持补偿电路9的第二输入端，用于检测变压器1的第二次级绕组的放电时间，以生成与NMOS晶体管2的关断状态对应的峰值电压补偿时间。具体地，放电时间检测电路8通过检测第一分压电阻4和第二分压电阻5的公共端上的电压变化来确定NMOS晶体管2的关断状态，以提供峰值电压补偿时间至峰值采样保持补偿电路9。

其中，放电时间检测电路8包括一个延迟电路、一个比较器和一个RS锁存器。对于本领域技术人员而言，放电时间检测电路8属于成熟的现有技术，故在此不再详细阐述其具体结构。

峰值采样保持补偿电路9包含峰值采样保持电路、斜率采样保持电路、峰值补偿电路和峰值电压保持电容放电电路。峰值采样保持电路与电压放大器7的输出端相连，用于采样 NMOS晶体管2的关断时刻采样电压vcs的峰值电压并保存至峰值电压保持电容中；斜率采样保持电路用于采样NMOS晶体管2的关断时刻采样电压vcs的上升斜率并保存至上升斜率保持电容中；峰值补偿电路与放电时间检测电路8相连，用于在峰值电压补偿时间内，继续为峰值电压保持电容充电，以令峰值电压保持电容所保存的峰值电压按照上升斜率保持电容所保存的上升斜率继续增加，并得到补偿电压vcspk，从而实现所采样的峰值电压与变压器1 的初级绕组的峰值电流的完全匹配；所述峰值电压保持电容放电电路用于在开关信号的每个开关周期开关信号打开时对峰值电压保持电容进行放电。

峰值采样保持电路包括运算放大器AMP、PMOS管M4和峰值电压保持电容C1。AMP 的负输入端连接至电压放大器7的输出端，正输入端连接至M4的漏极和C1的第一端，并作为峰值采样保持补偿电路9的输出端输出补偿电压vcspk，输出端连接至M4的栅极；M4的源极与驱动电源相连；C1的第二端接地。AMP、M4和C1形成一个负反馈电路。在开关信号的每一个开关周期的上升沿，C1首先被放电到0电压，在采样电压vcs上升过程中，如果补偿电压vcspk低于采样电压vcs，则AMP输出电压降低，从而控制M4打开为C1充电；如果补偿电压vcspk高于采样电压vcs，则AMP输出电压升高使M4关断，C1上的电压保持不变。由于AMP和M4组成的环路具有很高的电压增益，因此在采样电压vcs增加期间(t0-t1) 可使补偿电压vcspk跟随采样电压vcs的变化而变化。当NMOS晶体管2关断后，流过电流采样电阻3的电流很快减小到0，AMP的输出电压的升高使M4关断，C1上的电压保持不变，从而实现峰值采样功能。

斜率采样保持电路包括PMOS晶体管M3、NMOS晶体管M6、上升斜率保持电容C2和第一开关K1。M3的漏极连接至M6的漏极和栅极，栅极连接至M4的栅极，源极与驱动电源相连。M6的源极接地，第一开关K1的第一端连接至M6的栅极，第二端连接至C2的第一端，控制输入端接入所述开关信号，C2的第二端接地。优选地，第一开关K1采用NMOS 或者采用NMOS和PMOS组成的传输门。具体地，当开关信号输出高电平时，第一开关K1 闭合，从而将C2连接到M6的栅极和漏极。在采样电压vcs上升期间，补偿电压vcspk将跟随采样电压vcs的变化而变化，C1的电流由M4提供。设定M3和M4的尺寸大小相等，因此M4电流被复制到M3并在M6和C2上形成一个电压Vslew。电压Vslew的大小与M6尺寸、 C1电容的大小以及采样电压vcs的变化斜率相关。如图5所示，在t1时刻，当开关信息信号由高电平变为低电平时，第一开关K1被切断，切断后C2由于没有放电通路，其两端电压保持不变，从而实现斜率采样保持功能。

其中，电容C2在第一开关K1接通期间通过NMOS晶体管M6实现充放电。

在t0-t1阶段，采样电压vcs上升斜率近似固定，因此C1的充电电流近似恒定，M4的电流可表示为：

其中，C₁为C1的电容值，R₃为电流采样电阻3的阻值。

在此阶段M3电流和M4相同，M6的栅极和漏极上的电压，即C2上的电压大小，即上升斜率为：

其中，V_THM6为M6的开启电压，Kn为M6的特性参数，W_M6/L_M6为M6的宽长比。

峰值补偿电路包括NMOS晶体管M5、PMOS晶体管M1、PMOS晶体管M2和第二开关 K2和控制逻辑电路。M1和M2构成电流镜，M1的漏极和栅极连接至M5的漏极和M2的栅极，源极接入驱动电源；M2的漏极连接至第二开关K2的第一端，源极接入驱动电源；第二开关K2的第二端连接至AMP的正输入端，即峰值采样保持电路的正输出端；控制输入端连接至控制逻辑电路的输出端；M5的源极接地，栅极连接至C2的第一端，即所述斜率采样保持电路的正输出端；控制逻辑电路包括与非门U1和反相器U2，反相器U2的输入端接入所述开关信号，输出端连接至与非门U1的第一输入端；与非门U1的第二输入端连接至放电时间检测电路8的输出端，输出连接至第二开关K2的控制输入端。优选地，第二开关K2采用 PMOS，也可以采用NMOS和PMOS组成的传输门。

如图5所示，在t1时刻，当开关信号的输出电压由高变低时，驱动电路6驱动NMOS晶体管2的栅极电压降低，由于NMOS晶体管2的栅极与源极之间的寄生电容C_GS的存在，流入电流采样电阻3的电流部分经C_GS和驱动电路6流走，此时电流采样电阻3上的电流突然减小。当NMOS晶体管2从完全开通到开始关断时进入密勒平台区(t1-t2)时，NMOS晶体管2漏极的电压从一个比较低电压开始上升，同时变压器1初级绕组电流继续增加，但由于部分电流经NMOS晶体管2的栅极和源极之间寄生电容和驱动电路6流到地，在此阶段电感电流不能被电流采样电阻3采样到造成采样偏差。在t2时刻开关信号的输出电压由高变低时与非门U1输出端控制信号将第二开关K2打开，通过M2为C1继续充电。设计M1和M2 尺寸相同，在此阶段M2电流IM2和M5IM5电流相同。在t2时刻密勒平台结束后NMOS 晶体管2的漏极电压上升接近vbus，同时变压器1的初级绕组电流不再增加达到峰值，此时变压器1的第二次级绕组电压也从负电压达到0伏，当放电时间检测电路8检测到输入端电压由负变为0时，放电时间检测电路8的输出端信号由低变高，从而使与非门U1输出变高从而关断第二开关K2，从以上过程分析可知，C1上的补偿电压vcspk与变压器1的初级绕组电流几乎同时达到峰值。

在Td时间段内，M5的电流大小为：

设计M5和M6采用相同类型的晶体管且尺寸相同，V_TH5＝V_TH6，M5电流可重新为：

M1、M2电流镜像比例设计为1：1，那么在此阶段C1上电压上升斜率为：

由于在Td阶段补偿电压vcspk仍可以NMOS晶体管2开通期间的斜率继续上升，直到NMOS晶体管2完全关断，故关断时刻vcspk大小为：

其中，Ton＝t1-t0，Td＝t2-t1。

在t2关断时刻变压器1的初级绕组电流达到最大值，大小近似为：

由于K和R₃固定为常量，故vcspk可完全反映I_PRIpk大小，从而实现电流精确采样。

峰值电压保持电容放电电路包括NMOS晶体管M7和放电脉冲产生电路discharge。放电脉冲产生电路discharge的输入端接入所述开关信号，输出端连接至M7的栅极，M7的漏极连接至C1的第一端，源极接地。在开关信号的每一个开关周期的上升沿，放电脉冲产生电路discharge产生一个放电脉冲，以打开M7将C1中的电压放电到0，从而保证峰值采样保持电路正常工作。优选地，放电脉冲的持续时间为Tdischarge的放电脉冲，Tdischarge时间设计从几nS到几百nS不等，只要保证C1能够完全放电即可。

如图6所示，本发明的开关电源6包括变压器61和如上所述的开关电源中初级电感峰值电流采样电路62。

变压器61包括至少两个次级绕组，且初级绕组与次级绕组的绕制方向均相反。

综上所述，本发明的开关电源中初级电感峰值电流的采样电路通过检测MOSFET开通期间初级电流采样信号变化斜率和驱动关断延迟时间实现峰值电流检测偏差的完全补偿，从而准确采样开关关断时刻初级电感的峰值电流，且不受驱动延迟时间、电感量、输入电压等参数变化影响；采样精度高，具有很宽的适应范围，在改善输出电流精度方面优势明显；可应用于具有精确恒流输出特性的开关电源控制器中，能够显著提高电路恒流控制性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种开关电源中初级电感峰值电流的采样电路，其特征在于：应用于包括至少两个次级绕组的变压器上，所述变压器的初级绕组与第一次级绕组、第二次级绕组的绕制方向均相反；所述初级绕组的输入端连接至输入电压，所述第一次级绕组连接至电压输出电路；

所述开关电源中初级电感峰值电流的采样电路包括第一NMOS晶体管、电流采样电阻、第一分压电阻、第二分压电阻、驱动电路、电压放大器、放电时间检测电路和峰值采样保持补偿电路；

所述驱动电路的输入端接入一开关信号，输出端连接至所述第一NMOS晶体管的栅极，以通过所述开关信号的闭合和打开控制所述第一NMOS晶体管的导通和断开；

所述NMOS晶体管的漏极连接至所述变压器的初级绕组的输出端；

所述电流采样电阻的第一端连接至所述第一NMOS晶体管的源极，第二端接地；

所述电压放大器的正负输入端分别连接至所述电流采样电阻的第一端和第二端，输出端连接至所述峰值采样保持补偿电路的第一输入端，以得到放大后的所述电流采样电阻上的采样电压；

所述第一分压电阻和所述第二分压电阻串联连接后，一端连接至所述变压器的第二次级绕组的正输出端，另一端接地；所述第二次级绕组的负输出端接地；

所述放电时间检测电路的输入端连接至所述第一分压电阻和所述第二分压电阻的公共端，输出端连接至所述峰值采样保持补偿电路的第二输入端，用于检测所述变压器的第二次级绕组的放电时间，以生成与所述第一NMOS晶体管的关断状态对应的峰值电压补偿时间；

所述峰值采样保持补偿电路包含峰值采样保持电路、斜率采样保持电路、峰值补偿电路和峰值电压保持电容放电电路；所述峰值采样保持电路与所述电压放大器的输出端相连，用于采样所述第一NMOS晶体管的关断时刻采样电压的峰值电压并保存至峰值电压保持电容中；所述斜率采样保持电路用于采样所述第一NMOS晶体管的关断时刻采样电压的上升斜率并保存至上升斜率保持电容中；所述峰值补偿电路与所述放电时间检测电路相连，用于在所述峰值电压补偿时间内，继续为所述峰值电压保持电容充电，以令所述峰值电压保持电容所保存的峰值电压按照所示上升斜率保持电容所保存的所示上升斜率继续增加，并得到补偿电压；所述峰值电压保持电容放电电路用于在开关信号的每个开关周期开关信号打开时对所述峰值电压保持电容进行放电。

2.根据权利要求1所述的开关电源中初级电感峰值电流的采样电路，其特征在于：所述峰值采样保持电路包括运算放大器、第一PMOS管和峰值电压保持电容；所述运算放大器的负输入端连接至所述电压放大器的输出端，正输入端连接至第一PMOS管的漏极和峰值电压保持电容的第一端，并作为所述峰值采样保持补偿电路的输出端输出补偿电压，输出端连接至第一PMOS管的栅极；第一PMOS管的源极与驱动电源相连；峰值电压保持电容的第二端接地。

3.根据权利要求2所述的开关电源中初级电感峰值电流的采样电路，其特征在于：所述斜率采样保持电路包括第二PMOS晶体管、第二NMOS晶体管、上升斜率保持电容和第一开关；所述第二PMOS晶体管的漏极连接至所述第二NMOS晶体管的漏极和栅极，栅极连接至所述第一PMOS晶体管的栅极，源极与驱动电源相连；所述第二NMOS晶体管的源极接地，所述第一开关的第一端连接至所述第二NMOS晶体管的栅极，第二端连接至上升斜率保持电容的第一端，控制输入端接入所述开关信号；所述上升斜率保持电容的第二端接地。

4.根据权利要求3所述的开关电源中初级电感峰值电流的采样电路，其特征在于：所述第一开关采用NMOS或者采用NMOS和PMOS组成的传输门。

5.根据权利要求3所述的开关电源中初级电感峰值电流的采样电路，其特征在于：所述第二PMOS晶体管与所述第一PMOS晶体管的尺寸大小相同。

6.根据权利要求3所述的开关电源中初级电感峰值电流的采样电路，其特征在于：所述峰值补偿电路包括第三NMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第二开关和控制逻辑电路；所述第三PMOS晶体管的漏极和栅极连接至所述第三NMOS晶体管的漏极和第四PMOS晶体管的栅极，源极接入驱动电源；第四PMOS晶体管的漏极连接至所述第二开关的第一端，源极接入驱动电源；所述第二开关的第二端连接至所述运算放大器的正输入端，控制输入端连接至所述控制逻辑电路的输出端；所述第三NMOS晶体管的源极接地，栅极连接至所述上升斜率保持电容的第一端；所述控制逻辑电路包括与非门和反相器，所述反相器的输入端接入所述开关信号，输出端连接至所述与非门的第一输入端；所述与非门的第二输入端连接至所述放电时间检测电路的输出端，输出连接至所述第二开关的控制输入端。

7.根据权利要求6所述的开关电源中初级电感峰值电流的采样电路，其特征在于：所述第二开关K2采用PMOS或NMOS和PMOS组成的传输门。

8.根据权利要求6所述的开关电源中初级电感峰值电流的采样电路，其特征在于：所述第二NMOS晶体管和所述第三NMOS晶体管的类型相同且尺寸相等；所述第三PMOS晶体管和第四PMOS晶体管的尺寸相等。

9.根据权利要求2所述的开关电源中初级电感峰值电流的采样电路，其特征在于：所述峰值电压保持电容放电电路包括第四NMOS晶体管和放电脉冲产生电路；所述放电脉冲产生电路的输入端接入所述开关信号，输出端连接至所述第四NMOS晶体管的栅极，所述第四NMOS晶体管的漏极连接至所述峰值电压保持电容的第一端，源极接地；所述放电脉冲产生电路用于在所述开关信号的每一个开关周期的上升沿产生一个放电脉冲，以打开所述第四NMOS晶体管将所述峰值电压保持电容中的电压完全释放。

10.一种开关电源，其特征在于：包括变压器和权利要求1-9之一所述的开关电源中初级电感峰值电流采样电路；

所述变压器包括至少两个次级绕组，且初级绕组与次级绕组的绕制方向均相反。