CN109273449A - 存储器及其制造方法 - Google Patents
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Abstract
本发明公开了一种存储器，单元结构包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区；第一和三栅极结构对称的设置在第二栅极结构的两侧；第二栅极结构的多晶硅字线栅由二层多晶硅层叠加形成，第一多晶硅层位于底部且第一多晶硅层和对应侧的浮栅之间的间隔的介质层以及第二多晶硅层和对应的浮栅之间间隔的介质层的厚度能独立调节，从而能分别实现源端热电子注入编程的效率和擦除效率的调节。本发明还公开了一种存储器的制造方法。本发明能提高存储位的源端热电子注入编程效率同时使存储位的擦除效率得到保持或提高，工艺成本较低。
Description
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种存储器。本发明还涉及一种存储器的制造方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型，分别为逻辑电路、存储器、模拟电路，其中存储器在集成电路产品中占了相当大的比例。而在存储器中，近年来闪存的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、存储速度快、易于擦除和重写等多项优点，因而在微机、自动化控制等多个领域具有广泛的应用。随着半导体技术的发展需要，要求将存储器与其他器件同时形成在同一个芯片上，以形成嵌入式存储器。
发明内容
本发明所要解决的技术问题是提供一种存储器，能提高存储位的源端热电子注入编程效率同时使存储位的擦除效率不受影响。为此，本发明还提供一种存储器的制造方法。
为解决上述技术问题，本发明提供的存储器的单元结构包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区。
所述第一源漏区和所述第二源漏区之间的区域为栅极区域，所述第一栅极结构、所述第二栅极结构和所述第三栅极结构依次横向排列在所述栅极区域中，所述第一栅极结构和所述第三栅极结构对称的设置在所述第二栅极结构的两侧。
所述第一栅极结构由形成于所述第二栅极结构第一侧的半导体衬底表面的第一栅介质层、浮栅、第二栅介质层、多晶硅控制栅和第三顶部介质层叠加而成。由所述第一栅极结构的浮栅存储第一位信息。
所述第三栅极结构由形成于所述第二栅极结构第二侧的半导体衬底表面的第一栅介质层、浮栅、第二栅介质层、多晶硅控制栅和第三顶部介质层叠加而成。由所述第三栅极结构的浮栅存储第二位信息。
在所述栅极区域中，所述多晶硅控制栅的内侧面形成的第二开口由所述第三顶部介质层的内侧面形成的第一开口自对准定义。
在所述第一开口和所述第二开口的内侧面形成有第一内侧墙，所述第一内侧墙的内侧面形成的第三开口的宽度小于所述第二开口的宽度。
由所述第一栅介质层、所述浮栅和所述第二栅介质层的内侧面形成的第四开口由所述第三开口自对准定义。
第二内侧墙形成于所述第三开口和所述第四开口的内侧面。
在所述第二内侧墙的内侧面形成的第五开口中填充有第一多晶硅层和第二多晶硅层；所述第一多晶硅层的顶部表面低于所述浮栅的顶部表面，在所述第一多晶硅层和所述第二内侧墙之间以及所述第一多晶硅层和底部的所述半导体衬底表面之间隔离有第四介质层，所述第一多晶硅层两侧的所述第四介质层的顶部表面低于所述浮栅的顶部表面。
所述第二多晶硅层将所述第一多晶硅层和所述第四介质层顶部的所述第五开口完全填充；由所述第二内侧墙、所述第四介质层、所述第一多晶硅层和所述第二多晶硅层叠加形成所述第二栅极结构，由所述第一多晶硅层和所述第二多晶硅层叠加形成多晶硅字线栅。
横向上位于所述第一多晶硅层和对应的所述浮栅之间的第一间隔区域为源端热电子注入编程的弱反型区，位于所述第四介质层顶部的所述第二多晶硅层和所述浮栅之间的第二间隔区域为擦除操作的隧穿区；
所述第一间隔区域的宽度和所述第二间隔区域的宽度独立调节，所述第一间隔区域的宽度由所述第四介质层的宽度和所述第二内侧墙的宽度相加形成，通过所述第四介质层的宽度和所述第二内侧墙的宽度的叠加增加所述第一间隔区域的宽度从而增加所述源端热电子注入编程的效率；通过控制所述第二内侧墙的宽度控制所述第二间隔区域的宽度并使所述擦除效率得到保持或提高。
进一步的改进是，所述栅极区域由形成于所述多晶硅控制栅顶部的第五开口定义，所述第三顶部介质层由形成于第五开口的内侧面的第三内侧墙组成。
进一步的改进是，所述第五开口由第五介质层光刻刻蚀形成，所述第五介质层在所述第一栅极结构和所述第二栅极结构的外侧面形成之前被去除，所述第五介质层的材料和所述第三顶部介质层的材料不同。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第三顶部介质层的材料为氧化层，所述第五介质层的材料为氮化层。
进一步的改进是，所述第一内侧墙的材料为氧化层且所述第一内侧墙由两层氧化层叠加而成。
进一步的改进是，所述第二内侧墙的材料为氧化层，所述第四介质层的材料为氧化层，所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层。
进一步的改进是，在所述第一栅极结构和所述第二栅极结构的外侧面形成有外侧墙。
为解决上述技术问题，本发明提供的存储器的制造方法包括如下步骤：
步骤一、在半导体衬底表面依次形成第一栅介质层、浮栅多晶硅层、第二栅介质层、控制栅多晶硅层和第五介质层。
步骤二、光刻定义出存储器的单元结构的栅极区域，采用刻蚀工艺将所述栅极区域的所述第五介质层去除形成第五开口。
步骤三、采用淀积加全面刻蚀工艺在所述第五开口的内侧面形成第三内侧墙，由所述第三内侧墙组成第三顶部介质层，所述第三顶部介质层形成的第一开口。
步骤四、以所述第一开口为自对准条件对所述控制栅多晶硅层进行刻蚀形成多晶硅控制栅的内侧面，所述多晶硅控制栅的内侧面形成第二开口。
步骤五、采用淀积加全面刻蚀工艺在所述第一开口和所述第二开口的内侧面自对准形成第一内侧墙；所述第一内侧墙的内侧面形成第三开口。
步骤六、以所述第三开口为自对准条件依次对所述第二栅介质层、所述浮栅多晶硅层和所述第一栅介质层进行刻蚀并形成所述第二栅介质层、浮栅和所述第一栅介质层的内侧面以及形成由内侧面围成的第四开口。
步骤七、采用淀积加全面刻蚀工艺在所述第四开口和所述第三开口的内侧面自对准形成第二内侧墙；所述第二内侧墙的内侧面形成第五开口。
步骤八、采用淀积工艺在所述第五开口的内侧面形成第四介质层，淀积第一多晶硅层将所述第五开口完全填充。
步骤九、进行多晶硅刻蚀将所述第一多晶硅层的顶部表面刻蚀到低于所述浮栅的顶部表面。
步骤十、进行所述第四介质层的刻蚀，刻蚀后的所述第四介质层位于所述第一多晶硅层和所述第二内侧墙之间以及所述第一多晶硅层和底部的所述半导体衬底表面之间，且刻蚀后位于所述第一多晶硅层两侧的所述第四介质层的顶部表面低于所述浮栅的顶部表面。
步骤十一、淀积第二多晶硅层将所述第五开口完全填充。
由所述第二内侧墙、所述第四介质层、所述第一多晶硅层和所述第二多晶硅层叠加形成第二栅极结构，由所述第一多晶硅层和所述第二多晶硅层叠加形成多晶硅字线栅。
步骤十二、去除所述第五介质层，以所述第三顶部介质层的外侧面为自对准条件依次对所述控制栅多晶硅层、所述第二栅介质层、所述浮栅多晶硅层和所述第一栅介质层进行刻蚀并形成所述多晶硅控制栅、所述第二栅介质层、所述浮栅和所述第一栅介质层的外侧面。
所述存储器的单元结构的第一栅极结构和第三栅极结构对称的位于所述第二栅极结构两侧。
所述第一栅极结构由形成于所述第二栅极结构第一侧的所述半导体衬底表面的所述第一栅介质层、所述浮栅、所述第二栅介质层、所述多晶硅控制栅和所述第三顶部介质层叠加而成。由所述第一栅极结构的浮栅存储第一位信息。
所述第三栅极结构由形成于所述第二栅极结构第二侧的所述半导体衬底表面的所述第一栅介质层、所述浮栅、所述第二栅介质层、所述多晶硅控制栅和所述第三顶部介质层叠加而成。由所述第三栅极结构的浮栅存储第二位信息。
步骤十三、以在所述第一栅介质层和所述第三栅介质层的外侧面为自对准条件进行源漏注入在所述栅极区域两侧的所述半导体衬底表面形成所述存储器的单元结构的第一源漏区和第二源漏区。
横向上位于所述第一多晶硅层和对应的所述浮栅之间的第一间隔区域为源端热电子注入编程的弱反型区，位于所述第四介质层顶部的所述第二多晶硅层和所述浮栅之间的第二间隔区域为擦除操作的隧穿区。
所述第一间隔区域的宽度和所述第二间隔区域的宽度独立调节，所述第一间隔区域的宽度由所述第四介质层的宽度和所述第二内侧墙的宽度相加形成，通过所述第四介质层的宽度和所述第二内侧墙的宽度的叠加增加所述第一间隔区域的宽度从而增加所述源端热电子注入编程的效率；通过控制所述第二内侧墙的宽度控制所述第二间隔区域的宽度并使所述擦除效率得到保持或提高。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，所述第三顶部介质层的材料为氧化层，所述第五介质层的材料为氮化层。
进一步的改进是，所述第一内侧墙的材料为氧化层且所述第一内侧墙由两层氧化层叠加而成。
进一步的改进是，所述第二内侧墙的材料为氧化层，所述第四介质层的材料为氧化层，所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层。
进一步的改进是，在进行步骤十三的源漏注入之前还包括在所述第一栅极结构和所述第二栅极结构的外侧面自对准形成外侧墙的步骤，所述源漏注入以所述外侧墙的外侧面为自对准调节。
进一步的改进是，所述第一源漏区和所述第二源漏区中还包括轻掺杂漏注入区，所述轻掺杂漏注入区通过轻掺杂漏注入形成，所述轻掺杂漏注入在形成所述外侧墙之前进行且以所述第一栅极结构和所述第二栅极结构的外侧面为自对准条件。
本发明存储器的单元结构为能存储两位信息的闪存结构，本发明对两存储位对应的第一栅极结构和第三栅极结构之间第二栅极结构做了特别的设置，主要是将第二栅极结构的多晶硅字线栅的多晶硅层分成了由第一多晶硅层和第二多晶硅层叠加而成的结构，通过对多晶硅字线栅的分开设置能实现对第一多晶硅层底部和侧面以及第二多晶硅层的侧面的介质层的厚度的独立调节，本发明中，位于底部的第一多晶硅层的顶部表面低于两侧的浮栅的顶部表面且第一多晶硅层和浮栅之间的间隔区域即第一间隔区域由第四介质层和第二内侧墙叠加而成，而位于顶部的第二多晶硅层和浮栅之间会纵向交叠且二者之间的间隔区域即第二间隔区域由第二内侧墙形成，通过调节第四介质层的宽度和第二内侧墙的宽度能独立调节第一间隔区域的宽度，而通过增加第一间隔区域的宽度则能增加源端热电子注入编程效率；而通过调节第二内侧墙的宽度能独立调节第二间隔区域的宽度，而通过保持或减少第二间隔区域的宽度则能使擦除效率得到保持或提高，其中擦除操作是通过存储电荷在第二多晶硅层和浮栅之间进行隧穿实现；所以本发明能提高存储位的源端热电子注入编程效率同时使存储位的擦除效率不受影响。
另外，本发明的第二内侧墙能通过淀积加全面刻蚀自对准实现，第一多晶硅层的顶部表面位置能通过多晶硅回刻实现控制，也能通过刻蚀工艺使第四介质层仅位于第一多晶硅层的底部表面和侧面，这使得本发明的第二栅极结构形成工艺简单，不需要额外增加其它光刻工艺，具有较低的工艺成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有存储器的单元结构图；
图2是本发明实施例存储器的单元结构图；
图3A-图3J是本发明实施例存储器的制造方法的各步骤中器件的单元结构图。
具体实施方式
本发明实施例是在对现有存储器的结构做分析的基础上得到的，为了更清楚的理解本发明实施例的技术方案，申请人先介绍一下现有存储器的结构：
如图1所示，是现有存储器的单元结构图；现有存储器的单元结构包括：第一栅极结构201、第二栅极结构202、第三栅极结构203、第一源漏区102a和第二源漏区102b。
所述第一源漏区102a和所述第二源漏区102b之间的区域为栅极区域，所述第一栅极结构201、所述第二栅极结构202和所述第三栅极结构203依次横向排列在所述栅极区域中，所述第一栅极结构201和所述第三栅极结构203对称的设置在所述第二栅极结构202的两侧。
所述第一栅极结构201由形成于所述第二栅极结构202第一侧的半导体衬底101表面的第一栅介质层102、浮栅103、第二栅介质层104、多晶硅控制栅105和第三顶部介质层106叠加而成。由所述第一栅极结构201的浮栅存储第一位信息。
所述第三栅极结构203由形成于所述第二栅极结构202第二侧的半导体衬底101表面的第一栅介质层102、浮栅103、第二栅介质层104、多晶硅控制栅105和第三顶部介质层106叠加而成。由所述第三栅极结构203的浮栅存储第二位信息。
在所述栅极区域中，所述多晶硅控制栅105的内侧面形成的第二开口由所述第三顶部介质层106的内侧面形成的第一开口自对准定义。现有中，在所述栅极区域中对应的内侧面是指靠近所述栅极区域的中央区域一侧的侧面，外侧面是指面向所述栅极区域外侧的侧面。
在所述第一开口和所述第二开口的内侧面形成有第一内侧墙107，所述第一内侧墙107的内侧面形成的第三开口的宽度小于所述第二开口的宽度。
由所述第一栅介质层102、所述浮栅103和所述第二栅介质层104的内侧面形成的第四开口由所述第三开口自对准定义。
所述第四介质层108形成于所述第三开口和所述第四开口的内侧面和所述第四开口的底部表面，在所述第四介质层108所围成的第五开口中填充有多晶硅层109并组成多晶硅字线栅。由所述第四介质层108和所述多晶硅字线栅109叠加形成所述第二栅极结构202。
现有技术中，所述栅极区域由形成于所述多晶硅控制栅105顶部的第五开口定义，所述第三顶部介质层106由形成于第五开口的内侧面的第三内侧墙106组成。
所述第五开口由第五介质层光刻刻蚀形成，所述第五介质层在所述第一栅极结构201和所述第二栅极结构202的外侧面形成之前被去除，所述第五介质层的材料和所述第三顶部介质层106的材料不同。
所述半导体衬底101为硅衬底。
所述第三顶部介质层106的材料为氧化层，所述第五介质层的材料为氮化层。
所述第一内侧墙107的材料为氧化层且所述第一内侧墙107由两层氧化层即氧化层107a和107b叠加而成。
所述第二内侧墙13的材料为氧化层，所述第四介质层108的材料为氧化层，所述第一栅介质层102的材料为氧化层，所述第二栅介质层104的材料为氧化层。
在所述第一栅极结构201和所述第二栅极结构202的外侧面形成有外侧墙111。
在所述第一源漏区102a中还包括轻掺杂漏注入区110a以及在所述第二源漏区102b中还包括轻掺杂漏注入区110b。所述轻掺杂漏注入区110a和所述轻掺杂漏注入区110b是通过和所述第一栅极结构201和所述第二栅极结构202的外侧面自对准的轻掺杂漏注入形成；所述第一源漏区102a和所述第二源漏区102b通过和所述外侧墙111的外侧面自对准的源漏注入形成。
图1所示的结构中，对相应的存储位的编程采用源端热电子注入(Source SideInjection，SSI)编程实现，例如对图1中的所述第三栅极结构203的浮栅进行编程时，所述第一栅极结构201和所述第二栅极结构202所加电压使底部的沟道区的表面形成沟道，在所述第三栅极结构203的多晶硅控制栅105加高电压并在所述第三栅极结构203的底部的沟道区的表面形成强反型沟道，在第二源漏区12b上加高电压，第二源漏区12b上的高电压会通过所述第三栅极结构203底部的强反型沟道传到所述第三栅极结构203的源端一侧即虚线圈204所示区域，在所述多晶硅字线栅109和所述第三栅极结构203的浮栅之间间隔的区域所述第四介质层108，在所述多晶硅字线栅109和所述第三栅极结构203的浮栅之间的所述第四介质层108的底部的沟道区为弱反型区，弱反型区会承受由第二源漏区102b串过来的高压，高压的作用下电子能量会增加并采用热电子注入方式注入到所述第三栅极结构203的浮栅中，实现对所述第三栅极结构203的浮栅的编程。
图1所示的结构中，采用隧穿的方式直接对存储位进行擦除操作，如图1中通常是在所述多晶硅字线栅109和所述第三栅极结构203的浮栅直接加较大的电压差，使得存储在所述第三栅极结构203的浮栅中的存储电荷在所述第三栅极结构203的浮栅的侧面穿过所述第四介质层108进入到所述多晶硅字线栅109中。
由上可知，所述第四介质层108的厚度会同时影响到擦除效率和SSI编程的效率，而且两种效率对所述第四介质层108的厚度的要求正好相反，例如：如果要提高SSI编程效率，则必须增加所述第四介质层108的厚度，通过增加所述第四介质层108的厚度来增加弱反型区对应的沟道的长度，弱反型区对应的沟道变长后能是热电子获得的能量更大，编程效率更高。
而所述多晶硅字线栅109和对应的浮栅之间的直接隧穿的隧穿效率的提高则需要减少所述第四介质层108的厚度。所以，如果为了提高SSI编程效率而增加所述第四介质层108的厚度，则势必会影响到器件的擦除效率，二个要求对所述第四介质层108的厚度要求正好矛盾。
本发明实施例：
如图2所示，是本发明实施例存储器的单元结构图；本发明实施例存储器的单元结构包括：第一栅极结构301、第二栅极结构302、第三栅极结构303、第一源漏区12a和第二源漏区12b。
所述第一源漏区12a和所述第二源漏区12b之间的区域为栅极区域，所述第一栅极结构301、所述第二栅极结构302和所述第三栅极结构303依次横向排列在所述栅极区域中，所述第一栅极结构301和所述第三栅极结构303对称的设置在所述第二栅极结构302的两侧。
所述第一栅极结构301由形成于所述第二栅极结构302第一侧的半导体衬底1表面的第一栅介质层2、浮栅3、第二栅介质层4、多晶硅控制栅5和第三顶部介质层6叠加而成。由所述第一栅极结构301的浮栅存储第一位信息。
所述第三栅极结构303由形成于所述第二栅极结构302第二侧的半导体衬底1表面的第一栅介质层2、浮栅3、第二栅介质层4、多晶硅控制栅5和第三顶部介质层6叠加而成。由所述第三栅极结构303的浮栅存储第二位信息。
在所述栅极区域中，所述多晶硅控制栅5的内侧面形成的第二开口由所述第三顶部介质层6的内侧面形成的第一开口自对准定义。本发明实施例中，在所述栅极区域中对应的内侧面是指靠近所述栅极区域的中央区域一侧的侧面，外侧面是指面向所述栅极区域外侧的侧面。
在所述第一开口和所述第二开口的内侧面形成有第一内侧墙7，所述第一内侧墙7的内侧面形成的第三开口的宽度小于所述第二开口的宽度。
由所述第一栅介质层2、所述浮栅3和所述第二栅介质层4的内侧面形成的第四开口由所述第三开口自对准定义。
第二内侧墙13形成于所述第三开口和所述第四开口的内侧面。
在所述第二内侧墙13的内侧面形成的第五开口中填充有第一多晶硅层9a和第二多晶硅层9b；所述第一多晶硅层9a的顶部表面低于所述浮栅3的顶部表面，在所述第一多晶硅层9a和所述第二内侧墙13之间以及所述第一多晶硅层9a和底部的所述半导体衬底1表面之间隔离有第四介质层8，所述第一多晶硅层9a两侧的所述第四介质层8的顶部表面低于所述浮栅3的顶部表面。
所述第二多晶硅层9b将所述第一多晶硅层9a和所述第四介质层8顶部的所述第五开口完全填充；由所述第二内侧墙13、所述第四介质层8、所述第一多晶硅层9a和所述第二多晶硅层9b叠加形成所述第二栅极结构302，由所述第一多晶硅层9a和所述第二多晶硅层9b叠加形成多晶硅字线栅。
横向上位于所述第一多晶硅层9a和对应的所述浮栅3之间的第一间隔区域为源端热电子注入编程的弱反型区，位于所述第四介质层8顶部的所述第二多晶硅层9b和所述浮栅3之间的第二间隔区域为擦除操作的隧穿区。所述第一间隔区域如虚线圈304所示，在所述第二栅极结构302的两侧各有一个所述第一间隔区域。
所述第一间隔区域的宽度和所述第二间隔区域的宽度独立调节，所述第一间隔区域的宽度由所述第四介质层8的宽度和所述第二内侧墙13的宽度相加形成，通过所述第四介质层8的宽度和所述第二内侧墙13的宽度的叠加增加所述第一间隔区域的宽度从而增加所述源端热电子注入编程的效率；通过控制所述第二内侧墙13的宽度控制所述第二间隔区域的宽度并使所述擦除效率得到保持或提高。
本发明实施例中，所述栅极区域由形成于所述多晶硅控制栅5顶部的第五开口定义，所述第三顶部介质层6由形成于第五开口的内侧面的第三内侧墙6组成。
参考图3B所示，所述第五开口由第五介质层401光刻刻蚀形成，所述第五介质层401在所述第一栅极结构301和所述第二栅极结构302的外侧面形成之前被去除，所述第五介质层401的材料和所述第三顶部介质层6的材料不同。
所述半导体衬底1为硅衬底。
所述第三顶部介质层6的材料为氧化层，所述第五介质层401的材料为氮化层。
所述第一内侧墙7的材料为氧化层且所述第一内侧墙7由两层氧化层即氧化层7a和7b叠加而成。
所述第二内侧墙13的材料为氧化层，所述第四介质层8的材料为氧化层，所述第一栅介质层2的材料为氧化层，所述第二栅介质层4的材料为氧化层。
在所述第一栅极结构301和所述第二栅极结构302的外侧面形成有外侧墙11。
在所述第一源漏区12a中还包括轻掺杂漏注入区10a以及在所述第二源漏区12b中还包括轻掺杂漏注入区10b。所述轻掺杂漏注入区10a和所述轻掺杂漏注入区10b是通过和所述第一栅极结构301和所述第二栅极结构302的外侧面自对准的轻掺杂漏注入形成；所述第一源漏区12a和所述第二源漏区12b通过和所述外侧墙11的外侧面自对准的源漏注入形成。
本发明实施例存储器的单元结构为能存储两位信息的闪存结构，本发明实施例对两存储位对应的第一栅极结构301和第三栅极结构303之间第二栅极结构302做了特别的设置，主要是将第二栅极结构302的多晶硅字线栅的多晶硅层分成了由第一多晶硅层9a和第二多晶硅层9b叠加而成的结构，通过对多晶硅字线栅的分开设置能实现对第一多晶硅层9a底部和侧面以及第二多晶硅层9b的侧面的介质层的厚度的独立调节，本发明实施例中，位于底部的第一多晶硅层9a的顶部表面低于两侧的浮栅3的顶部表面且第一多晶硅层9a和浮栅3之间的间隔区域即第一间隔区域由第四介质层8和第二内侧墙13叠加而成，而位于顶部的第二多晶硅层9b和浮栅3之间会纵向交叠且二者之间的间隔区域即第二间隔区域由第二内侧墙13形成，通过调节第四介质层8的宽度和第二内侧墙13的宽度能独立调节第一间隔区域的宽度，而通过增加第一间隔区域的宽度则能增加源端热电子注入编程效率；而通过调节第二内侧墙13的宽度能独立调节第二间隔区域的宽度，而通过保持或减少第二间隔区域的宽度则能使擦除效率得到保持或提高，其中擦除操作是通过存储电荷在第二多晶硅层9b和浮栅3之间进行隧穿实现；所以本发明实施例能提高存储位的源端热电子注入编程效率同时使存储位的擦除效率不受影响。
另外，本发明实施例的第二内侧墙13能通过淀积加全面刻蚀自对准实现，第一多晶硅层9a的顶部表面位置能通过多晶硅回刻实现控制，也能通过刻蚀工艺使第四介质层8仅位于第一多晶硅层9a的底部表面和侧面，这使得本发明实施例的第二栅极结构302形成工艺简单，不需要额外增加其它光刻工艺，具有较低的工艺成本。
在存储单元组成的阵列结构中，所述第一源漏区12a和所述第二源漏区12b都分别连接对应的位线(BL)，所述多晶硅字线栅连接字线。
进行仿真可以发现，和图1所示的现有结构相比，图2所示的本发明实施例结构的带带隧穿(Band to Band tunneling，BtBt)注入效率能提高2.5倍，这使得本发明实施例的擦除效率能得到提高。本发明实施例的热电子注入效率也能提高2.5倍，这使得本发明实施例的SSI编程效率也能得到提高。本发明实施例的SSI编程对应的源端的弱反型区的电场强度也能得到提高。
如图3A至图3J所示，是本发明实施例存储器的制造方法的各步骤中器件的单元结构图，本发明实施例存储器的制造方法包括如下步骤：
步骤一、如图3A所示，在半导体衬底1表面依次形成第一栅介质层2、浮栅多晶硅层3、第二栅介质层4、控制栅多晶硅层5和第五介质层401。本发明实施例中，将浮栅3形成之前淀积的多晶硅称为浮栅多晶硅层并仍用标记3表示，将多晶硅控制栅5形成之前淀积的多晶硅称为控制栅多晶硅层并仍用标记5表示。
本发明实施例方法中，所述半导体衬底1为硅衬底。所述第一栅介质层2的材料为氧化层，所述第二栅介质层4的材料为氧化层。
步骤二、如图3B所示，光刻定义出存储器的单元结构的栅极区域，采用刻蚀工艺将所述栅极区域的所述第五介质层401去除形成第五开口。
步骤三、如图3B所示，采用淀积加全面刻蚀工艺在所述第五开口的内侧面形成第三内侧墙6，由所述第三内侧墙6组成第三顶部介质层6，所述第三顶部介质层6形成的第一开口。
本发明实施例方法中，所述第三顶部介质层6的材料为氧化层，所述第五介质层401的材料为氮化层。
步骤四、如图3C所示，以所述第一开口为自对准条件对所述控制栅多晶硅层5进行刻蚀形成多晶硅控制栅5的内侧面，所述多晶硅控制栅5的内侧面形成第二开口。
步骤五、如图3C所示，采用淀积加全面刻蚀工艺在所述第一开口和所述第二开口的内侧面自对准形成第一内侧墙7；所述第一内侧墙7的内侧面形成第三开口。
本发明实施例方法中，所述第一内侧墙7的材料为氧化层且所述第一内侧墙7由两层氧化层即氧化层7a和7b叠加而成。通过所述第一内侧墙7的宽度调节所述多晶硅控制栅5的内侧面和后续形成的所述浮栅的内侧面之间距离。
步骤六、如图3D所示，以所述第三开口为自对准条件依次对所述第二栅介质层4、所述浮栅多晶硅层3和所述第一栅介质层2进行刻蚀并形成所述第二栅介质层4、浮栅3和所述第一栅介质层2的内侧面以及形成由所述第二栅介质层4、浮栅3和所述第一栅介质层2的内侧面围成的第四开口。
步骤七、如图3E所示，采用淀积加全面刻蚀工艺在所述第四开口和所述第三开口的内侧面自对准形成第二内侧墙13；所述第二内侧墙13的内侧面形成第五开口。
所述第二内侧墙13的材料为氧化层。
步骤八、如图3F所示，采用淀积工艺在所述第五开口的内侧面形成第四介质层8。如图3G所示，淀积第一多晶硅层9a将所述第五开口完全填充。
所述第四介质层8的材料为氧化层，所述第四介质层8形成之后还需要进行一步热退火处理，用于增加所述第二内侧墙13和所述第四介质层8的质量。
在淀积完所述第一多晶硅层9a之后还需要进行一步掺杂注入，该掺杂注入实现对所述第一多晶硅层9a的掺杂。
步骤九、如图3H所示，进行多晶硅刻蚀将所述第一多晶硅层9a的顶部表面刻蚀到低于所述浮栅3的顶部表面。
步骤十、如图3I所示，进行所述第四介质层8的刻蚀，刻蚀后的所述第四介质层8位于所述第一多晶硅层9a和所述第二内侧墙13之间以及所述第一多晶硅层9a和底部的所述半导体衬底1表面之间，且刻蚀后位于所述第一多晶硅层9a两侧的所述第四介质层8的顶部表面低于所述浮栅3的顶部表面。
步骤十一、如图3J所示，淀积第二多晶硅层9b将所述第五开口完全填充。
由所述第二内侧墙13、所述第四介质层8、所述第一多晶硅层9a和所述第二多晶硅层9b叠加形成第二栅极结构302，由所述第一多晶硅层9a和所述第二多晶硅层9b叠加形成多晶硅字线栅。
步骤十二、如图2所示，去除所述第五介质层401，以所述第三顶部介质层6的外侧面为自对准条件依次对所述控制栅多晶硅层5、所述第二栅介质层4、所述浮栅多晶硅层3和所述第一栅介质层2进行刻蚀并形成所述多晶硅控制栅5、所述第二栅介质层4、所述浮栅3和所述第一栅介质层2的外侧面。
所述存储器的单元结构的第一栅极结构301和第三栅极结构303对称的位于所述第二栅极结构302两侧。
所述第一栅极结构301由形成于所述第二栅极结构302第一侧的所述半导体衬底1表面的所述第一栅介质层2、所述浮栅3、所述第二栅介质层4、所述多晶硅控制栅5和所述第三顶部介质层6叠加而成。
所述第三栅极结构303由形成于所述第二栅极结构302第二侧的所述半导体衬底1表面的所述第一栅介质层2、所述浮栅3、所述第二栅介质层4、所述多晶硅控制栅5和所述第三顶部介质层6叠加而成。
步骤十三、以在所述第一栅介质层2和所述第三栅介质层的外侧面为自对准条件进行源漏注入在所述栅极区域两侧的所述半导体衬底1表面形成所述存储器的单元结构的第一源漏区12a和第二源漏区12b。
本发明实施例中，在进行步骤十三的源漏注入之前还包括在所述第一栅极结构301和所述第二栅极结构302的外侧面自对准形成外侧墙11的步骤，所述源漏注入以所述外侧墙11的外侧面为自对准调节。
所述第一源漏区12a和所述第二源漏区12b中还包括轻掺杂漏注入区10a和10b，所述轻掺杂漏注入区10a和10b通过轻掺杂漏注入形成，所述轻掺杂漏注入在形成所述外侧墙11之前进行且以所述第一栅极结构301和所述第二栅极结构302的外侧面为自对准条件。
横向上位于所述第一多晶硅层9a和对应的所述浮栅3之间的第一间隔区域为源端热电子注入编程的弱反型区，位于所述第四介质层8顶部的所述第二多晶硅层9b和所述浮栅3之间的第二间隔区域为擦除操作的隧穿区。
所述第一间隔区域的宽度和所述第二间隔区域的宽度独立调节，所述第一间隔区域的宽度由所述第四介质层8的宽度和所述第二内侧墙13的宽度相加形成，通过所述第四介质层8的宽度和所述第二内侧墙13的宽度的叠加增加所述第一间隔区域的宽度从而增加所述源端热电子注入编程的效率；通过控制所述第二内侧墙13的宽度控制所述第二间隔区域的宽度并使所述擦除效率得到保持或提高。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (15)
1.一种存储器，其特征在于，存储器的单元结构包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区；
所述第一源漏区和所述第二源漏区之间的区域为栅极区域，所述第一栅极结构、所述第二栅极结构和所述第三栅极结构依次横向排列在所述栅极区域中，所述第一栅极结构和所述第三栅极结构对称的设置在所述第二栅极结构的两侧；
所述第一栅极结构由形成于所述第二栅极结构第一侧的半导体衬底表面的第一栅介质层、浮栅、第二栅介质层、多晶硅控制栅和第三顶部介质层叠加而成；由所述第一栅极结构的浮栅存储第一位信息；
所述第三栅极结构由形成于所述第二栅极结构第二侧的半导体衬底表面的第一栅介质层、浮栅、第二栅介质层、多晶硅控制栅和第三顶部介质层叠加而成；由所述第三栅极结构的浮栅存储第二位信息；
在所述栅极区域中，所述多晶硅控制栅的内侧面形成的第二开口由所述第三顶部介质层的内侧面形成的第一开口自对准定义；
在所述第一开口和所述第二开口的内侧面形成有第一内侧墙，所述第一内侧墙的内侧面形成的第三开口的宽度小于所述第二开口的宽度；
由所述第一栅介质层、所述浮栅和所述第二栅介质层的内侧面形成的第四开口由所述第三开口自对准定义；
第二内侧墙形成于所述第三开口和所述第四开口的内侧面；
在所述第二内侧墙的内侧面形成的第五开口中填充有第一多晶硅层和第二多晶硅层；所述第一多晶硅层的顶部表面低于所述浮栅的顶部表面，在所述第一多晶硅层和所述第二内侧墙之间以及所述第一多晶硅层和底部的所述半导体衬底表面之间隔离有第四介质层，所述第一多晶硅层两侧的所述第四介质层的顶部表面低于所述浮栅的顶部表面；
所述第二多晶硅层将所述第一多晶硅层和所述第四介质层顶部的所述第五开口完全填充；由所述第二内侧墙、所述第四介质层、所述第一多晶硅层和所述第二多晶硅层叠加形成所述第二栅极结构，由所述第一多晶硅层和所述第二多晶硅层叠加形成多晶硅字线栅；
横向上位于所述第一多晶硅层和对应的所述浮栅之间的第一间隔区域为源端热电子注入编程的弱反型区，位于所述第四介质层顶部的所述第二多晶硅层和所述浮栅之间的第二间隔区域为擦除操作的隧穿区；
所述第一间隔区域的宽度和所述第二间隔区域的宽度独立调节，所述第一间隔区域的宽度由所述第四介质层的宽度和所述第二内侧墙的宽度相加形成，通过所述第四介质层的宽度和所述第二内侧墙的宽度的叠加增加所述第一间隔区域的宽度从而增加所述源端热电子注入编程的效率；通过控制所述第二内侧墙的宽度控制所述第二间隔区域的宽度并使所述擦除效率得到保持或提高。
2.如权利要求1所述的存储器，其特征在于：所述栅极区域由形成于所述多晶硅控制栅顶部的第五开口定义，所述第三顶部介质层由形成于第五开口的内侧面的第三内侧墙组成。
3.如权利要求2所述的存储器，其特征在于：所述第五开口由第五介质层光刻刻蚀形成，所述第五介质层在所述第一栅极结构和所述第二栅极结构的外侧面形成之前被去除，所述第五介质层的材料和所述第三顶部介质层的材料不同。
4.如权利要求3所述的存储器，其特征在于：所述半导体衬底为硅衬底。
5.如权利要求4所述的存储器，其特征在于：所述第三顶部介质层的材料为氧化层，所述第五介质层的材料为氮化层。
6.如权利要求4所述的存储器，其特征在于：所述第一内侧墙的材料为氧化层且所述第一内侧墙由两层氧化层叠加而成。
7.如权利要求4所述的存储器，其特征在于：所述第二内侧墙的材料为氧化层，所述第四介质层的材料为氧化层，所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层。
8.如权利要求3所述的存储器，其特征在于：在所述第一栅极结构和所述第二栅极结构的外侧面形成有外侧墙。
9.一种存储器的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底表面依次形成第一栅介质层、浮栅多晶硅层、第二栅介质层、控制栅多晶硅层和第五介质层；
步骤二、光刻定义出存储器的单元结构的栅极区域，采用刻蚀工艺将所述栅极区域的所述第五介质层去除形成第五开口；
步骤三、采用淀积加全面刻蚀工艺在所述第五开口的内侧面形成第三内侧墙，由所述第三内侧墙组成第三顶部介质层，所述第三顶部介质层形成的第一开口；
步骤四、以所述第一开口为自对准条件对所述控制栅多晶硅层进行刻蚀形成多晶硅控制栅的内侧面，所述多晶硅控制栅的内侧面形成第二开口；
步骤五、采用淀积加全面刻蚀工艺在所述第一开口和所述第二开口的内侧面自对准形成第一内侧墙；所述第一内侧墙的内侧面形成第三开口；
步骤六、以所述第三开口为自对准条件依次对所述第二栅介质层、所述浮栅多晶硅层和所述第一栅介质层进行刻蚀并形成所述第二栅介质层、浮栅和所述第一栅介质层的内侧面以及形成由内侧面围成的第四开口；
步骤七、采用淀积加全面刻蚀工艺在所述第四开口和所述第三开口的内侧面自对准形成第二内侧墙；所述第二内侧墙的内侧面形成第五开口；
步骤八、采用淀积工艺在所述第五开口的内侧面形成第四介质层，淀积第一多晶硅层将所述第五开口完全填充；
步骤九、进行多晶硅刻蚀将所述第一多晶硅层的顶部表面刻蚀到低于所述浮栅的顶部表面；
步骤十、进行所述第四介质层的刻蚀，刻蚀后的所述第四介质层位于所述第一多晶硅层和所述第二内侧墙之间以及所述第一多晶硅层和底部的所述半导体衬底表面之间，且刻蚀后位于所述第一多晶硅层两侧的所述第四介质层的顶部表面低于所述浮栅的顶部表面；
步骤十一、淀积第二多晶硅层将所述第五开口完全填充；
由所述第二内侧墙、所述第四介质层、所述第一多晶硅层和所述第二多晶硅层叠加形成第二栅极结构，由所述第一多晶硅层和所述第二多晶硅层叠加形成多晶硅字线栅；
步骤十二、去除所述第五介质层，以所述第三顶部介质层的外侧面为自对准条件依次对所述控制栅多晶硅层、所述第二栅介质层、所述浮栅多晶硅层和所述第一栅介质层进行刻蚀并形成所述多晶硅控制栅、所述第二栅介质层、所述浮栅和所述第一栅介质层的外侧面；
所述存储器的单元结构的第一栅极结构和第三栅极结构对称的位于所述第二栅极结构两侧；
所述第一栅极结构由形成于所述第二栅极结构第一侧的所述半导体衬底表面的所述第一栅介质层、所述浮栅、所述第二栅介质层、所述多晶硅控制栅和所述第三顶部介质层叠加而成；由所述第一栅极结构的浮栅存储第一位信息；
所述第三栅极结构由形成于所述第二栅极结构第二侧的所述半导体衬底表面的所述第一栅介质层、所述浮栅、所述第二栅介质层、所述多晶硅控制栅和所述第三顶部介质层叠加而成；由所述第三栅极结构的浮栅存储第二位信息；
步骤十三、以在所述第一栅介质层和所述第三栅介质层的外侧面为自对准条件进行源漏注入在所述栅极区域两侧的所述半导体衬底表面形成所述存储器的单元结构的第一源漏区和第二源漏区；
横向上位于所述第一多晶硅层和对应的所述浮栅之间的第一间隔区域为源端热电子注入编程的弱反型区，位于所述第四介质层顶部的所述第二多晶硅层和所述浮栅之间的第二间隔区域为擦除操作的隧穿区；
所述第一间隔区域的宽度和所述第二间隔区域的宽度独立调节，所述第一间隔区域的宽度由所述第四介质层的宽度和所述第二内侧墙的宽度相加形成，通过所述第四介质层的宽度和所述第二内侧墙的宽度的叠加增加所述第一间隔区域的宽度从而增加所述源端热电子注入编程的效率；通过控制所述第二内侧墙的宽度控制所述第二间隔区域的宽度并使所述擦除效率得到保持或提高。
10.如权利要求9所述的存储器的制造方法，其特征在于：所述半导体衬底为硅衬底。
11.如权利要求10所述的存储器的制造方法，其特征在于：所述第三顶部介质层的材料为氧化层，所述第五介质层的材料为氮化层。
12.如权利要求10所述的存储器的制造方法，其特征在于：所述第一内侧墙的材料为氧化层且所述第一内侧墙由两层氧化层叠加而成。
13.如权利要求10所述的存储器的制造方法，其特征在于：所述第二内侧墙的材料为氧化层，所述第四介质层的材料为氧化层，所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层。
14.如权利要求9所述的存储器的制造方法，其特征在于：在进行步骤十三的源漏注入之前还包括在所述第一栅极结构和所述第二栅极结构的外侧面自对准形成外侧墙的步骤，所述源漏注入以所述外侧墙的外侧面为自对准调节。
15.如权利要求14所述的存储器的制造方法，其特征在于：所述第一源漏区和所述第二源漏区中还包括轻掺杂漏注入区，所述轻掺杂漏注入区通过轻掺杂漏注入形成，所述轻掺杂漏注入在形成所述外侧墙之前进行且以所述第一栅极结构和所述第二栅极结构的外侧面为自对准条件。
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| WO2021098782A1 (zh) * | 2019-11-19 | 2021-05-27 | 深圳市海柔创新科技有限公司 | 搬运装置及搬运机器人 |
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| CN104465727A (zh) * | 2013-09-23 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 分离栅闪存结构的形成方法 |
| CN106298793A (zh) * | 2016-09-30 | 2017-01-04 | 上海华虹宏力半导体制造有限公司 | 自对准分栅闪存器件及其制造方法 |
| US10020372B1 (en) * | 2017-04-25 | 2018-07-10 | Globalfoundries Singapore Pte. Ltd. | Method to form thicker erase gate poly superflash NVM |
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