CN109273408A - 用于在后期制造阶段中图案化晶体管元件的有源区的技术 - Google Patents

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Abstract

本发明涉及用于在后期制造阶段中图案化晶体管元件的有源区的技术。当图案化用于复杂半导体器件的有源区时，可以在后期制造阶段中执行先前沿第一横向方向图案化的有源半导体区域的切割，以获得狭长的半导体线。也就是说，可以在图案化至少一部分栅电极结构之后执行切割，从而实现自对准图案化方案并且还有助于减少应变损失。

Description

用于在后期制造阶段中图案化晶体管元件的有源区的技术
技术领域
通常，本公开涉及其中晶体管元件可以形成在需要减小的横向间隔的被适当图案化的有源半导体区域之中和之上的技术和相关的半导体器件。
背景技术
在过去的几十年中，在半导体器件领域已经取得了显著进步，其中，特别地，复杂的CMOS(互补金属氧化物半导体)技术可以被认为是该发展的主要贡献者。在CMOS技术中，可以将大量P型和N型晶体管元件集成到单个半导体芯片中，并且可以在功能上连接以形成高度复杂的功能单元，诸如复杂的控制电路、微控制器、CPU(中央处理单元)等。在优异性能和增加的集成密度方面的显著进步可能与晶体管元件的临界尺寸的持续减小相关联，这可以使能在复杂的集成电路中集成数亿或更多的晶体管元件。在每个新器件代中可靠地产生减小的临界尺寸的能力主要由光刻技术和相关图案化策略的显著改进驱动，其中甚至可以获得远远超出现代光刻设备的光学分辨能力的临界尺寸。
例如，限定用于晶体管元件的有源区需要复杂的光刻和图案化策略，其中典型地，涉及两个独立的图案化序列，从而有助于制造方法的总成本和复杂性。
鉴于上述情况，本公开涉及技术和半导体器件，其中可以基于被适当图案化的有源半导体区域形成晶体管元件，同时避免或至少减少上面提到的问题中的一个或多个的影响。
发明内容
以下给出本发明的简化摘要，以提供对本发明的某些方面的基本理解。此摘要并非本发明的详尽概述。它并非旨在识别本发明的临界或核心要素或描绘本发明的范围。其唯一目的是要以简化的形式呈现一些概念，作为稍后讨论的更详细描述的序言。
本文公开的一种示例性方法包括沿长度方向定界(border)半导体器件的半导体区域，在所述半导体区域上方形成多个栅电极结构中的每一个的至少一部分，所述多个栅电极中的每一个的至少一部分电极结构具有沿所述长度方向延伸的长度尺寸和沿宽度方向延伸的宽度尺寸，所述宽度方向横切(transverse)所述长度方向，以及在形成所述多个栅电极结构之后，沿所述宽度方向定界所述半导体区域。
本文公开的另一示例性实施例涉及一种形成半导体器件的方法。所述方法包括在半导体层上方形成两个相邻的电极结构，其中所述两个相邻的电极结构在其间形成间隔。所述方法进一步包括通过使用所述两个相邻的电极结构作为蚀刻掩模来去除位于所述间隔中的所述半导体层。
本文公开的又一示例性实施例涉及一种半导体器件。所述半导体器件包括半导体区域，所述半导体区域具有沿第一横向方向延伸的第一边界(bound)表面和沿第二横向方向延伸的第二边界表面。所述半导体器件进一步包括电极结构，所述电极结构至少部分地形成在所述半导体区域上方并且具有相对于所述第二边界表面的远(distal)侧壁面和近(proximal)侧壁面，其中所述远和近侧壁面由相应的侧壁隔离物形成并且沿所述第二横向方向延伸。此外，所述近侧壁面和所述第二边界表面沿与所述第一和第二横向方向垂直的深度方向基本上彼此对准，其中所述对准的最大偏差(deviation)对应于所述侧壁隔离物的宽度。
附图说明
通过结合附图参考以下描述，可以理解本公开，其中相同的参考标号表示相同的元件，并且其中：
图1示意性地示出了根据示例性实施例的处于纵向有源半导体区域包括多个栅电极结构的制造阶段中的半导体器件的顶视图，其中该纵向半导体区域将被分成两个相邻的有源半导体区域；
图2A-2D示意性地示出了根据示例性实施例的在中后期的制造阶段“切割”纵向半导体区域的各种制造阶段期间的半导体器件(例如，图1的半导体器件)的横截面图；
图3A-3C示意性地示出了根据示例性实施例的在存在栅电极结构时图案化纵向半导体区域的各种制造阶段期间的半导体器件(例如，图1的半导体器件)的横截面图，在该栅电极结构上形成有侧壁隔离物；
图3D-3E示意性地示出了根据示例性实施例的以基于牺牲侧壁隔离物图案化有源半导体的序列中的半导体器件的横截面图，该牺牲侧壁隔离物临时形成在栅电极结构的侧壁上；以及
图4A-4C示意性地示出了根据更进一步的示例性实施例的在进一步高级晚的制造阶段(即，在形成各源极和漏极区域之后)中图案化纵向半导体区域时的各个制造阶段期间的半导体器件(例如，图1的半导体器件)的横截面图。
尽管本文公开的主题允许各种变型和替代的形式，但是其具体实施例已通过附图中的例子的方式而示出，并且在此被详细描述。然而，应当理解，这里对具体实施例的描述并非旨在将本发明限制于所公开的特定形式，相反，其目的在于涵盖落入由所附权利要求限定的本发明的精神和范围内的所有变型、等同物和替代物。
具体实施方式
下面描述本发明的各种示例性实施例。为了清楚起见，在本说明书中未描述实际实施的全部特征。当然，将理解，在任何这样的实际实施例的开发中，必须进行大量的实施特定的决定以实现开发者的特定目标，例如遵循系统相关和业务相关的限制，这些限制将从一个实施到另一个实施而变化。此外，将理解，这样的开发努力可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将仍是常规的任务。
现在将参考附图描述本公开。为了说明的目的，仅在附图中示意性地描绘出各种结构、系统和装置，以便不使本领域的技术人员公知的细节混淆本发明。然而，包括附图是为了描述和解释本公开的示例性的例子。本文使用的词和短语应被理解和解释为具有与相关领域的技术人员对这些词和短语的理解一致的含义。没有特定的术语或短语的定义(即，不同于本领域的技术人员所理解的普通或常用意义的定义)旨在通过本文中的术语或短语的一致使用来暗示。就术语或短语旨在具有特殊含义(即，本领域的技术人员所理解的含义以外的含义)而言，这种特殊定义应该以为术语或短语直接且明确地提供特殊定义的定义性方式在说明书中明确地阐述。
如上面简要讨论的，尽管减小临界尺寸，具体而言，尽管减小场效应晶体管的栅极长度，可能不仅有助于减小电路元件的尺寸并因此提高集成密度，而且，场效应晶体管的导电沟道的长度的减小基本上也可以导致增加的切换速度，从而允许复杂的集成电路以增加的时钟频率操作。另一方面，临界特征尺寸的连续减小也伴随着某些可能必须解决的副作用，以便不会过度抵消由减小的晶体管尺寸所获得的许多优点，该临界特征尺寸诸如场效应晶体管的栅极长度或晶体管的有源区的尺寸。例如，在进一步减小场效应晶体管的沟道的长度时，控制该沟道从高欧姆状态到低欧姆状态的能力可能由于多个相应的效应而降低，该多个相应的效应也称为“短沟道”效应，其中边缘效应的比例可以表示对晶体管特性的不断增加的贡献，从而负面地影响沟道区域的整体可控性。因此，即使在当前可用的先进器件代中提供减小的长度时，已经做出巨大努力以提供可以允许对半导体通道进行优异控制的改进机制，该减小的长度可以是30nm并且对于广为接受的平面晶体管架构而言明显更少。在其他发展中，可以使用诸如FinFET的三维晶体管架构以便获得优异的沟道可控性，其中相应的半导体鳍可以具有20nm或更小的宽度。
例如，可以通过减小对应的栅极电介质材料的厚度来增加栅电极与沟道区域之间的电容耦合，其中，在最近的发展中，可以为诸如二氧化硅的典型的栅极电介质材料提供2nm甚至更小的物理厚度。由于这种广为接受的电介质材料的物理厚度的对应减小可能与各个晶体管元件相对于电击穿的稳健性降低相关联并且还可能有助于增加漏电流，因此已经开发了复杂的材料系统，同时在复杂的晶体管元件中将对应的氧化物等效厚度维持在所需的水平，例如，1.5nm甚至更小，其中该材料系统可以包含具有显著增加的介电常数的材料以便获得增加的物理厚度。
如上所述，临界特征尺寸的连续减小虽然代表了由于实现减少的切换时间而提高晶体管元件性能的有希望的方法，但是可能由此伴随着多个技术挑战，这些挑战可能必须以适当的方式解决。因此，晶体管尺寸的连续减小通常不是简单的发展。因此，已采取其他方法以进一步提高整体晶体管性能，甚至对于除此之外的给定架构和尺寸限制。例如，已经开发了多种应变工程技术并且基于下面的事实将其引入制造技术中，上述事实即许多半导体材料可以呈现不同的电荷载流子迁移率，该不同的电荷载流子迁移率可以依赖于在这些材料的晶格结构中引起的应变。例如，晶体硅材料中的双轴应变可以有助于电子迁移率的增加，而单轴应变可以提供增加的空穴迁移率。由于这些原因，可以在现代复杂电路中实现应变诱导机制，从而与具有相同基本器件配置的非应变工程器件相比，获得几个百分点的性能改进。
此外，已经开发了其他概念以例如通过越来越多地应用SOI(绝缘体上硅或绝缘体上半导体)架构进一步改善整体晶体管性能，在该架构中，掩埋绝缘层可以提供相应的有源半导体区域(即，其中要形成用于晶体管元件的漏极和源极区以及沟道区的半导体区域)的完全电隔离。除此之外，SOI架构可以提供关于晶体管元件的寄生电容的显著优点，从而也有助于提高切换速度，并因此有助于优异性能。此外，在进一步的发展中，已经在复杂的半导体器件中实现了完全耗尽的晶体管配置，这也可以有助于优异的沟道可控性，并因此有助于晶体管性能。为此，通常可以提供非常薄的晶体半导体材料作为有源半导体区域，其中半导体材料的适度低掺杂剂浓度或基本上非掺杂状态也可以避免或至少显著降低在长度显著减少的通道区域中掺杂剂波动的影响。例如，基于硅的半导体器件的初始层厚度可以是15nm以及显著更小。
如上所述，在许多技术方法中，可能必须组合用于改善晶体管性能的一个或多个概念，以满足给定技术节点的经济和技术要求。例如，可以提供SOI衬底以便具有在其上形成的适度薄的半导体层，其中半导体层本身可以具有期望的应变，而在其他概念中，可以基于诸如特定半导体材料的外延生长的相应的工艺技术形成双轴或单轴应变的相应区域，以获得所需的晶格常数的不匹配等。以这种方式，可以增加任何这种应变半导体材料中的基本电荷载流子迁移率，从而对于其他相同的器件参数，实现切换速度、电荷运载能力等的显著改善。
如前所述，形成晶体管元件或其他电路元件可能需要相应的有源半导体区域的横向定界，这可以基于诸如浅沟槽隔离等的适当的隔离结构而频繁地实现。也就是说，在早期制造阶段，可以形成相应的隔离结构，以便将所考虑的衬底适当地分成适当尺寸的有源半导体区域，在其中并在其上可以形成相应的电路元件，诸如晶体管、电容器、电阻器等。如上所述，就整体器件性能而言，晶体管元件的横向尺寸尤其必须适应电路要求，其中，在密集填充的器件区域，诸如静态RAM区域，高集成密度可能是需要的，使得相应的有源半导体区域的横向间隔也必须尽可能地减小。也就是说，隔离结构中的至少一些的尺寸，或者通常地，位于有源半导体区域之间的横向间隔，可以比得上与晶体管元件的最小临界尺寸，因此可能需要复杂的光刻和图案化策略，如将在下面讨论的。
基本上，用于形成复杂半导体器件的晶体管元件的典型工艺序列可以包括提供适当的基础半导体材料，诸如晶体硅材料等，在一些应用中，如上所述，适当的基础半导体材料可以以形成在掩埋绝缘层上的半导体层的形式，以便基于SOI配置形成晶体管元件的至少一部分。此后，如果需要，可以应用相应的工艺，诸如在基础半导体材料之中和之上的特定区域处的某些材料组合物的外延生长，例如，提供锗/硅半导体区域，这由于阈值电压调整、增强的载流子迁移率等对于P型晶体管可能是有利的。在进一步的工艺序列中，有源半导体区域可以通过复杂的光刻和蚀刻技术横向限定。通常，对于复杂的半导体器件，至少在具有高集成密度的临界器件区域中，相应的有源半导体区域的至少一个横向尺寸可能需要应用分离图案化序列，例如，通过应用两个单独的光刻工艺和相关联的图案化技术，例如，通过首先沿一个横向方向形成隔离沟槽，从而沿第二正交横向方向将有源半导体区域彼此分开，然后应用另外的光刻序列和图案化工艺以分开或“切割”先前图案化的有源半导体区域，由此导致相应的相邻的、现在完全描绘的有源区。
此后，可以基于任何适当的工艺策略形成栅电极结构，其中，如上所述，可能必须沉积或随后图案化更多或更少的复杂的材料系统，这也可能需要高度复杂的光刻和图案化策略。此后，可以诸如通过离子注入、选择性外延生长技术等形成相应的漏极和源极区。此后，可以形成接触元件，并且通常需要复杂的金属化系统来提供互连各种单独的半导体器件和电路部分的复杂系统。
如上所述，在许多复杂的应用中，可以在早期制造阶段应用相应的应变工程技术，例如，通过提供适当应变的基础半导体材料和/或通过在衬底中局部地形成相应的应变半导体区域，其中这些技术通常在实际图案化有源半导体区域之前施加。通过形成相应的隔离沟槽，其可以包括至少沿两个不同的横向方向去除基础半导体层的材料，基础半导体材料的应变特性可以显著改变，从而可能导致与预期相比的性能的不太明显的增益。例如，特别地，当“切割”先前沿第一横向方向定界的纵向有源半导体区域时，对应的单轴应变分量可能在将这些有源区切割成两个或更多个相邻有源区之后受到不利影响，从而也限制了在这些有源区中获得的性能。在进一步缩放器件尺寸之后，对应的性能损失甚至可能变得更加明显，因为如上所述，在这种情况下，有源半导体区域的对应尺寸，特别是两个相邻半导体区域之间的间隔也必须相应减少。此外，如上所述，由于在两个正交横向方向上对有源半导体区域进行定界或图案化所需的高度复杂性和不同光刻序列，相应的基本上不可避免的重叠误差可能导致一定程度的可变性，这在为相应的复杂半导体器件建立适当的设计规则时可能必须考虑在内。
因此，本公开基于如下概念，即，通过基于广为接受的沟槽隔离技术“推迟”先前定界的纵向有源半导体区域的最终图案化或切割，可以提供用于最终图案化有源半导体区域的优异工艺条件。就降低光刻工艺和/或蚀刻工艺的复杂性而言，该方法可能导致减少的重叠误差和降低的相应图案化序列的总体复杂性。也就是说，通过应用基本上“自对准”的图案化方案，其中可以形成相应的栅电极结构，至少达到特定的完成程度，并且可以将定位在有源半导体区域的预期端部处的相应的栅电极结构用作有效的蚀刻掩模，以去除在对应的相邻栅电极结构之间形成的半导体材料。因此，在一个横向方向上的相邻有源半导体区域的对应端部的定位准确度可以基本上由图案化相应的栅电极结构的精度和准确度确定，并且因此可以基本上与对应的光刻工艺的重叠准确度和特异性无关。此外，相应的两个相邻有源半导体区域之间的横向偏移因此可以基于诸如相邻栅电极结构的间隔的临界尺寸来确定，从而在对应的横向方向上自动缩放两个相邻有源半导体区域之间的间隔。以这种方式，可以实现高集成密度，特别是在临界器件区域，诸如静态RAM区域，而不需要对应的图案化序列的额外复杂性。此外，如稍后将更详细讨论的，可以基于附加的沉积技术应用自对准图案化方案，从而提供甚至进一步减小相邻有源半导体区域之间的横向偏移的可能性，而不会增加对应的光刻工艺的复杂性。
可以在其间限定用于分开下伏的有源半导体区域的对应的相邻栅电极结构可以被提供为完全功能电极结构，诸如用于场效应晶体管的栅电极结构、用于在相邻半导体区域之间提供连接的栅线等，而在其他情况下，对应的栅电极结构可以作为虚设结构提供，其可以在图案化功能栅电极结构期间提供更均匀的工艺条件，并且因此可以在切割纵向半导体区域之后也提供优异的工艺条件。此外，在沿一个横向方向实际切割穿过半导体区域之前提供和使用栅电极结构导致有源半导体区域在其图案化之后具有优异的机械稳健性，这对其中半导体材料基本上可以以应变半导体材料的形式提供的工艺技术中可能是有利的。也就是说，通过在实际切割有源半导体区域之前提供至少显著部分的栅电极结构，甚至图案化半导体区域的端部也可以可靠地“附着”到下伏的和相邻的材料，从而关于在有源半导体区域的纵向方向上的应变弛豫而赋予优异的稳定性。由于单轴应变损失可能特别有助于例如复杂的P型晶体管的性能损失，因此减少或避免对应的应变损失可能显著地有助于这种复杂晶体管元件的性能的增益。
因此，在已在纵向半导体区域上形成用于栅电极结构的相应的材料系统之后对纵向半导体区域进行图案化可以有助于优异的工艺条件，而不管在已提供相应的栅极层材料堆叠之后何时可以执行对应的图案化序列。
参考图1、2A-2D、3A-3E和4A-4C，现在将更详细地描述另外的示例性实施例。
图1示意性地示出了半导体器件100的顶视图，该半导体器件100可以表示包括一个或多个器件区域的任何半导体器件，在该器件区域中将基于适当的有源半导体区域和栅电极结构形成场效应晶体管。如图1所示的半导体器件100可以表示中晚制造阶段，其中纵向有源半导体区域103A可以由任何适当的初始半导体层(未示出)形成，并且纵向有源半导体区域103A因此可以沿第一横向方向(被视为105L)被定界或描绘。应当理解，沿横向方向105L被定界或描绘应该被理解为使得狭长的(elongated)有源半导体区域103A可具有沿第一横向方向105L延伸的边界表面103S，并且该狭长的有源半导体区域103A也可沿深度方向延伸，该深度方向即垂直于图1的绘图平面的方向，从而表示与诸如隔离结构102的电介质材料的另一种材料形成的界面，或表示隔离沟槽的侧壁表面，如果在该制造阶段对应的隔离沟槽没有被电介质材料填充。因此，纵向有源半导体区域103A还可以包括在相对侧的边界表面103S，即，两个相对定位的边界表面103S可以沿第二横向方向105W限定纵向有源区103A的横向延伸，第二横向方向105W也可以是称为宽度方向。因此，纵向半导体区域103A可以具有由两个相对的边界表面103S限定的宽度103W。应当理解，半导体区域103A的宽度103W可以对应于将至少在半导体器件100的某些器件区域中形成的相应晶体管元件所需的相应晶体管宽度尺寸。例如，在密集填充的器件区域中，诸如静态RAM区域，至少一种类型的晶体管的宽度105W可以比得上相应晶体管元件的诸如栅极长度等临界尺寸。
此外，在该制造阶段中，统称为160的多个栅电极结构，诸如栅电极结构160A、160B、160C、160D，可以被提供并且可以至少延伸穿过纵向有源区103A的宽度103W。应当理解，栅电极结构160可以处于整个图案化工艺的任何适当的阶段，其中由160L指示的栅电极结构160的对应长度可以基本上由形成在对应的栅极电介质材料(未示出)附近的栅电极材料(未示出)的对应的延伸来确定。因此，栅电极结构160的实际长度可依赖于对应的完成状态，其中，例如，在栅极图案化工艺的早期阶段，可提供对应的掩模或帽盖材料以具有特定的长度尺寸，该对应的掩模或帽盖材料然后可以被用于进一步图案化任何下伏的材料层，诸如电极材料、栅极电介质材料等。在制造工艺的其他阶段中，栅电极结构160可以包括具有适当宽度或厚度的侧壁隔离物结构，其也可以有助于栅电极结构160的实际长度。
如前所述，在密集填充的器件区域中，可能必须在单个有源半导体区域内提供多个相邻的晶体管元件，从而需要将具有间隔的相应的相邻栅电极结构160进行定位，该间隔比得上栅极长度160L或比其更小。例如，相邻栅电极结构的间隔可以表示为160S，并且在复杂的应用中，其可以响应于30nm以及显著更小的值。然而，应当理解，本文公开的原理对于极度缩放的半导体器件也是非常有利的，也可以应用于任何半导体器件，而不管其中限定的最小临界尺寸。
如前所述，纵向有源半导体区域103A可以沿横向方向105L被定界或描绘，并且需要沿第二横向方向105W的进一步定界，这可以在存在栅电极结构160的情况下实现，而不管栅电极结构160的完成程度。例如，栅电极结构160B、160C可以在它们之间限定也表示为160S的间隔，其中可能必须去除半导体区域103A的材料以便基于初始纵向区域103A获得电隔离的有源半导体区域。在一些示例性实施例中，栅电极结构160B、160C可以表示功能电极结构，该功能电极结构可以用作实际栅电极结构和/或用作通过沿第二横向方向105W“桥接”半导体区域103A而将其他器件区域彼此连接的导电线。在其他情况下，栅电极结构160B、160C可以被认为是不具有电子功能的结构，因此可以被认为是虚设结构。然而，即使当被设置为虚设结构时，栅电极结构160B、160C也可以在图案化栅电极结构160中起重要作用，以便在诸如等离子体辅助蚀刻工艺等的相应的图案化序列期间提供非常类似的局部工艺条件，以增加整体工艺均匀性等。
此外，在有源区103A的进一步图案化期间，栅电极结构160B、160C还可以用作图案化掩模，用于基于任何适当的蚀刻方案去除间隔160S内的区域103A的半导体材料，从而提供基本上自对准的图案化方案。为此，可以形成一种或多种聚合物材料形式的掩模110，诸如抗蚀剂材料等，以覆盖任何相邻栅电极结构的间隔106S，除了栅电极结构160B、160C之间的间隔106S以外。为此，可以应用光刻技术，其中，例如，重叠准确度不太受关注，因为相对于适当地定位掩模110的对应的开口110A，栅极长度160L的数量级的对应偏差是可容忍的。类似地，开口110A沿第一横向方向105L的宽度可能必须用与在栅极长度160L的范围内的公差对应的位置限定。因此，总的来说，对应的光刻图案化序列可能必须提供具有在栅极长度160L的范围内的公差的重叠准确度和尺寸精确度的组合，而间隔160S的准确位置以及由此的半导体区域103A的相应部分之间的边界的准确位置仍然由栅电极结构160B、160C的位置限定。因此，在掩模110的基础上，可以应用任何适当的蚀刻策略以去除半导体区域103A的不需要的材料，从而获得两个分开的有源区103B、103C，该有源区103B、103C具有沿横向方向105L的横向偏移，该横向偏移可以是在初始间隔160S的基础上以自对准方式获得。
可以在图2A-2D、3A-3E和4A-4C的上下文中描述用于形成半导体器件100的各个工艺，其中还将描述另外的示例性实施例。
图2A示意性地示出了处于特定制造阶段的半导体器件200的横截面图，其中栅电极结构260A-260D可以形成在沿第一横向方向图案化的有源半导体区域203A上。例如，半导体器件200可以对应于如在图1的上下文中所说明的半导体器件100。此外，横截面可以沿图1中的II、III、IV所示的线截取。另外，半导体器件200可以包括衬底201，依赖于整体器件要求，该衬底201可以以任何适当的载体材料的形式提供，该载体材料用于在其上方形成或在其上方提供适当的晶体半导体材料，诸如硅材料、硅/锗材料、锗材料等。此外，在一些示例性实施例中，以及如上所述，半导体器件200可以基于SOI配置形成，至少在某些器件区域中，使得掩埋绝缘层204可以包括标准电介质材料，诸如二氧化硅、氮化硅等或高k电介质材料或其任何组合。应当理解，在一些示例性实施例中，半导体器件200可以包括仍然要基于栅电极结构260A-260D中的至少一些完成的晶体管元件，该晶体管元件可以以完全耗尽的晶体管配置的形式实现，使得特别地，有源区203A可以具有符合对应的要求的厚度和材料成分。例如，在一些示例性实施例中，半导体区域203A的厚度可以是15nm以及显著更小。此外，掩埋绝缘层204的厚度也可以适当地适应整个器件要求，例如，就提供用于提高晶体管性能的附加控制机制而言，诸如提供背偏置机制等。此外，还如所讨论的，在一些示例性实施例中，半导体区域203A可以基于内部应变形成，以便获得优异的电荷载流子迁移率，如上所述。
在所示的制造阶段中，栅电极结构260A-260D可以包括一个或多个栅极电介质材料261和一个或多个电极材料262，并且还可以包括帽盖或掩模材料263，然而，在一些示例性实施例中，在稍后的制造阶段，可以去除帽盖或掩模材料263，而在其他情况下，可以保留帽盖材料263或其的至少一部分。如在半导体器件100的上下文中已经讨论的，可以根据设计标准，基于所需的栅极长度和两个相邻的栅电极结构之间的相应间隔260S来形成栅电极结构260A-260D。
可以基于以下工艺形成如图2A所示的半导体器件200。在提供例如以SOI衬底等的形式的半导体层之后，可以处理半导体材料以获得期望的材料成分、掺杂剂浓度等。在相应的工艺之前或之后，可以应用图案化序列，其中可以形成相应的隔离沟槽，以便通过沿第一横向方向205L将纵向有源区203A定界而形成纵向有源区203A，从而形成相应的边界表面，诸如在有源区103A的上下文中如图1所示的边界表面103S。为此，可以应用广为接受但复杂的光刻技术和图案化序列，并且如果需要，可以用适当的电介质材料填充所得到的隔离沟槽，从而形成隔离结构，诸如图1的半导体器件100的隔离结构102。因此，在完成相应的处理序列之后，半导体区域203A可以被提供为沿第一横向方向205L延伸的狭长的半导体区域。
在执行相应的注入工艺之后，如果需要，例如，为了将掺杂剂物质引入更深的器件区域，诸如衬底材料201，可以应用图案化序列来形成栅电极结构260A-260D。为此，依赖于相应栅极电介质材料的复杂性，可以例如通过沉积和/或氧化形成用于栅极电介质材料的一种或多种材料。此外，可以提供附加的材料系统，诸如掺杂的半导体材料、含金属的物种(species)等，以符合获得高电容耦合、调整所需阈值电压等的要求。此后，可以通过适当的沉积技术形成一个或多个电极材料262，可能结合用于调整诸如注入掺杂剂的所需材料特性、执行一个或多个退火工艺等的其他工艺。此后，可以例如以氮化硅、二氧化硅等的形式沉积帽盖材料263。应当理解，在沉积这些材料中的至少一些之后，仍然可以保留半导体区域203A的对应的机械特性，例如，其中存在的任何应变分量。此后，可以应用常规的图案化方案，例如，通过复杂的光刻技术，以图案化帽盖材料263，然后该帽盖材料263可以用作图案化其他材料的掩模材料。在完成图案化序列之后，可以形成栅电极结构260A-260D，以便除了栅极电介质层261的一种或多种电介质材料之外，特别地暴露电极材料262的侧壁表面区域262T。
在一些示例性实施例中，在继续进一步处理之前，可以通过形成诸如氮化硅材料(未示出)的薄衬里材料来钝化侧壁表面区域262T。在其他示例性实施例中，可以基于图2A中所示的制造阶段，通过制备半导体器件200用于例如在由相邻的栅电极结构260B、260C限定的间隔260S中切割穿过半导体区域203A的进一步的图案化工艺来继续处理。
图2B示意性地示出了在其上形成有蚀刻掩模210之后的半导体器件200，该蚀刻掩模210包括开口210A，该开口210A被定位成暴露栅电极260B、260C之间的间隔260S。在一些示例性实施例中，掩模210可以基于诸如抗蚀剂材料的聚合物材料形成，可能与抗反射涂层等组合，而不需要沉积任何硬掩模材料。掩模210可以基于光刻技术被图案化，其中，如上面在半导体器件100的上下文中所讨论的，重叠方面可能具有较小的相关性，因为分开的区域以及其横向距离由栅电极结构260B、260C精确地限定，即，通过间隔或空间260S。也就是说，关于栅电极结构260B、260C的栅极长度的数量级的开口210A的尺寸和位置的变化可能对要形成在半导体区域203A中的分开的区域或隔离沟槽的尺寸和距离基本上没有影响。
图2C示意性地示出了处于进一步晚的制造阶段的半导体器件200的横截面图。如所示出的，可以施加蚀刻序列211以去除半导体区域203A的材料以形成隔离沟槽204A，从而获得分开的有源半导体区域203B、203C。应当理解，用于大量的诸如硅、硅/锗等的半导体材料的广为接受的各向异性蚀刻配方是可用的并且可以被使用，其中，特别地，栅电极结构260B、260C的帽盖材料263可以用作蚀刻掩模，从而提供用于形成隔离沟槽204A的自对准蚀刻方案。另一方面，可以通过掩模210避免在相邻栅电极结构之间的任何其他间隔中的过度材料去除。因此，在形成隔离沟槽204A之后，沿第二横向方向(即，与图2C的绘图平面的方向垂直的方向对应的横向方向，例如，如图1中的105W所示)延伸的相应的边界表面203T可以沿第一横向方向205L定界相应的有源半导体区域203B、203C(参见图2A)。因此，当提及半导体区域203B时，边界表面203T可以关于深度方向，即，在图2C中的垂直方向，与栅电极结构260B的侧壁表面262T对准，而当提及有源区203C时，相应的边界表面203T可以关于栅电极结构260C的相应侧壁表面区域对准。
应当理解，侧壁表面区域262S可以被称为关于边界表面203T的基本上与近侧壁面262T对准的近侧壁面。类似地，栅电极结构260B的与侧壁表面区域262T相对的侧壁表面262S可以被称为关于边界表面203T的远侧壁面，使得在该制造阶段中，侧壁面262T、262S可以基本上限定栅电极结构260B的长度。
在其他情况下，如前所述，在该制造阶段中可以提供侧壁衬里(未示出)，然后该侧壁衬里可以限定对应的侧壁面262T、262S，从而也产生相应的边界表面203T，然而，由于衬里材料(未示出)的对应厚度，该边界表面203T可能具有略微减小的横向偏移。因此，相应的边界表面203T可以基本上关于对应的侧壁面262T对准，其中对准的特定偏差可以依赖于工艺特定的波动、半导体区域203B、203C的材料的厚度等。
尽管先前已将蚀刻工艺211描述为主要包括各向异性蚀刻组成的蚀刻序列，但在其他实施例中，可应用湿化学蚀刻配方，其可导致栅电极结构260B、260C的一定程度的钻蚀(underetch)，其中，由于将半导体区域203B、203C的材料提供为非常薄的半导体材料，因此在许多应用中这种钻蚀是可接受的。此外，在一些示例性实施例中，可以基于掩埋绝缘层204来控制蚀刻工艺211或至少其的最终阶段，该掩埋绝缘层204由此可以用作蚀刻停止材料。
在已形成隔离沟槽204A之后，可以通过去除掩模210来继续进一步的处理，在一些示例性实施例中，如果对应的湿化学成分与侧壁面262T的相互作用可基本上不会对栅电极结构260B、260C的进一步处理和/或当作为功能组件提供时的功能特性产生任何不利影响，则可以基于广为接受的湿化学去除工艺实现进一步处理。在其他示例性实施例中，用于去除掩模210的工艺可以基于基本上等离子体辅助的配方来执行，诸如提供氧等离子体等，其中高度定向的去除行为可以导致侧壁面262T处的减少的损坏量。在其他情况下，如上所述，相应的衬里(未示出)可在去除掩模210期间提供侧壁面262T、262S的优异完整性。
图2D示意性地示出了在去除掩模210(图2C)之后处于进一步晚的制造阶段的半导体器件200。如所示出的，材料层264可以设置在半导体器件200的暴露表面区域上，并且因此也可以形成在隔离沟槽204A内，并且特别地，形成在先前形成的边界表面203T上。材料层264可以以任何适当的电介质材料的形式提供，诸如二氧化硅、氮化硅等，并且可以随后被图案化以便形成用于栅电极结构260A-260D的侧壁隔离物，这可以通过应用广为接受的各向异性蚀刻技术实现。因此，在相应的图案化工艺期间，在栅电极结构260B、260C的面向隔离沟槽204A的侧处的相应侧壁隔离物可以向下延伸到掩埋绝缘层204，从而覆盖先前形成的边界表面203T。
参考图3A-3E，现在将更详细地描述另外的示例性实施例。
图3A示意性地示出了半导体器件300的横截面图，该半导体器件300可以具有与先前参考图1和2A-2D描述的半导体器件100、200基本相同的配置。也就是说，半导体器件300可以包括衬底301和半导体区域303A，如前面已描述的，该半导体区域303A也可以沿第一横向方向被定界。此外，在一些示例性实施例中，半导体区域303A可以形成在掩埋绝缘层304上。此外，栅电极结构360A-306D可以形成为在第二横向方向(即，垂直于图3A的绘图平面的方向)上跨半导体区域303A延伸。应当理解，图3A的横截面图可以基本上对应于图1中所示的部分III。在该制造阶段，栅电极结构360A-360D可以具有如前面参考半导体器件200所述的配置，并且因此可以包括栅极电介质材料361、一个或多个电极材料362、帽盖材料363，其中任何这些组件可以如前所述地配置。此外，隔离物层364可以形成在半导体器件300的暴露表面部分上。隔离物层364可以包括任何适当的材料，诸如二氧化硅、氮化硅等，并且可以具有进一步处理栅电极结构360A-360D所需的厚度。
半导体器件300可以根据先前在半导体器件100和200的上下文中讨论的工艺策略和技术形成。在形成隔离物层364之后，可以应用各向异性蚀刻工艺312，从而基本上从水平器件部分去除隔离物材料，而在栅电极结构360A-360D的侧壁上保留大量的隔离物材料，以便形成相应的侧壁隔离物。
图3B示意性地示出了其上形成有蚀刻掩模310的半导体器件300，该蚀刻掩模310具有开口310A，以暴露栅电极结构360B、360C之间的间隔或空间360S。关于用于形成掩模310和使掩模310关于栅电极结构360B、360C对准的任何工艺策略，可以应用如前所述的相同的标准。因此，由于栅电极结构360A-360D包括也可以由附图标记364表示的侧壁隔离物，间隔360S基本上由隔离物364形成的近侧壁面303T确定。因此，与参考半导体200关于相同的器件架构描述的情况相比，间隔360S与间隔260S相比可能更小。
图3C示意性地示出了在蚀刻工艺311期间的半导体器件300，该蚀刻工艺311用于蚀刻穿过半导体材料以便形成隔离沟槽304A以便提供分开的有源区303B、303C。关于蚀刻序列311，可以应用与先前在蚀刻序列211的上下文中讨论的相同的标准。因此，相应的边界表面303T可以形成为相应的有源区303B、303C的端部，因此同样地如上所述，相应的边界表面303T可以与侧壁面362T对齐，并且可以表示关于边界表面303T的相应的近侧壁表面区域。应当理解，通常，可以实现优异的工艺稳健性，因为栅电极结构的材料的任何敏感表面区域可以被侧壁隔离物364覆盖，从而甚至使能应用各向同性蚀刻配方，因为如前所述，依赖于整体器件要求，有源半导体区域303B、303C的一定程度的钻蚀是可接受的。此外，进一步的处理，即，掩模310的去除，可以通过任何广为接受的配方来实现，诸如等离子体辅助蚀刻化学、湿化学蚀刻化学等，因为任何敏感器件区域都可以被可靠地由侧壁隔离物364包封。
在去除掩模310之后，可以通过形成漏极和源极区等来继续进一步的处理。
图3D示意性地示出了根据另外的示例性实施例的半导体器件300的横截面图。如所示出的，栅电极结构360A-360B可以覆盖有牺牲掩模层365，诸如二氧化硅等，其中可以选择层365的厚度以适当地调整栅电极结构360B、360C之间的间隔360S。也就是说，除了电极结构360A-360D的基本间隔之外，还可以基于以高度精确的方式控制的沉积工艺，确定在形成隔离沟槽304A之后的实际间隔360S以及因此相应的半导体区域的边界表面303T的位置，从而提供显著减小间隔360S的潜力，而不会导致整个图案化工艺的进一步复杂化。例如，如果需要位于近侧(即，关于在栅电极结构360B、360C之间的隔离沟槽304A的近侧)处的某一部分活性材料，则可以选择适当的层厚度以便减小开口304A的尺寸并因此增加有源区303B、303C的相应的延伸。
在沉积具有期望厚度的牺牲层365之后，可以形成掩模310，而不会给相应的光刻工艺带来额外的复杂性，如上所述。此后，可以施加各向异性蚀刻配方，以蚀刻穿过牺牲层365的暴露部分并穿过半导体材料，以便获得隔离沟槽304A，并因此获得分开的有源区303B、303C。此后，可以通过使用适当的去除技术去除掩模310并且还可以去除牺牲层365，诸如用于通过任何其他等离子体辅助或湿化学蚀刻配方去除掩模310并且随后去除牺牲层365的湿化学蚀刻配方。
在一些示例性实施例中，可以在沉积牺牲材料365之前形成保护性薄衬里材料366，诸如二氧化硅、氮化硅等，并且在去除牺牲层365之后，该保护性薄衬里材料366可以提供高度的蚀刻选择性。因此，在对应的处理序列期间，可以保留任何敏感栅极材料的优异完整性。在一些示例性实施例中，薄衬里366也可以以显著减少的处理时间被去除，由此对任何敏感栅极材料的影响最小。在其他情况下，可以在半导体器件300的进一步处理期间保留薄衬里366。
图3E示意性地示出了在完成上述处理序列之后的半导体器件300。因此，栅电极结构360B、360C可以具有近侧壁面362T，该近侧壁面362T可以与隔离沟槽304A的对应边界表面303T对准，具有依赖于牺牲层365的厚度的特定偏差(参见图3D)。因此，对应的突出半导体部分303D可以被横向地设置为与近侧壁侧面362T相邻。以这种方式，可以以自对准方式实现对有源区303B、303C之间的横向距离的精确控制，而不需要在对应的光刻和图案化工艺中进行额外的努力。此后，如上所述，可以继续进一步处理。
参考图4A-4C，将描述其他技术，其中半导体材料的切割穿过可以在甚至更晚的阶段执行。
图4A示意性地示出了处于中晚制造阶段的半导体器件400的横截面图。如所示出的，栅电极结构460A-460D可以形成在半导体区域403A上，该半导体区域403A可以沿第一横向方向被定界，如上面例如相对于图1中的半导体器件100已讨论的。关于其他组件，诸如可选的掩埋绝缘层404和衬底材料401，可以应用如前面参考半导体器件100、200和300所述的相同的标准。
在所示的制造阶段，栅电极结构460A-460D可以被认为就沿长度方向的配置而言基本上完成，该长度方向即图4A中的水平方向，从而限定或提供由相应的侧壁隔离物465形成的侧壁面462T。另一方面，例如，通过去除帽盖材料463的至少一部分等，仍然可以修改“垂直”配置。此外，在该制造阶段中，漏极和源极区451可以形成为与相应的栅电极结构460A-460D相邻。在一些示例性实施例中，复杂的晶体管架构可能需要以升高的配置的形式提供漏极和源极区451，其中在该升高的配置中，高度掺杂的半导体材料可以在半导体区域403A的暴露部分上外延生长。例如，如前所述，在复杂的完全耗尽的晶体管架构中，可以使用栅极长度为30nm以及明显更小的复杂栅电极结构并结合升高的漏极和源极区，同时可以通过关于半导体区域403A使用15nm或更小的厚度来建立完全耗尽的配置。
如图4A所示的半导体器件400可以基于任何广为接受的概念形成，其中，特别地，可以应用相应的选择性外延生长技术结合适当的掩蔽方案以形成漏极和源极区451。
图4B示意性地示出了具有掩模410的半导体器件400，以暴露栅电极结构460B、460C之间的间隔460S。关于掩模410，可以应用如先前在掩模110、210和310的上下文中讨论的相同的标准。类似地，由于对应的后续图案化工艺的自对准的性质，用于定位开口410A以暴露间隔460S的位置和准确度可以基于如前所述的限制来实现。应当理解，由于存在升高的漏极和源极区451，即使用于掩模410的一种或多种适当的掩模材料的沉积也可能要求较低。
图4C示意性地示出了处于进一步晚的制造阶段的半导体器件400的横截面图，其中可以基于掩模410执行蚀刻工艺或序列411，以形成隔离沟槽404A，从而提供分开的有源区403B、403C。在工艺或工艺序列411期间，可以施加蚀刻化学以便有效地去除漏极和源极区451的半导体材料，这在存在聚合物材料和诸如氮化硅等电介质材料的情况下，可以基于用于蚀刻诸如硅、硅/锗等的半导体材料的广为接受的湿化学或等离子体辅助蚀刻配方来实现。
在一些示例性实施例中，可以继续蚀刻工艺以蚀刻穿过半导体区域403A的半导体材料，从而获得隔离沟槽404A，并且由此获得边界表面403T，该边界表面403T可以基本上关于栅电极结构460B、460C的侧壁表面462T对准。在其他情况下，依赖于漏极和源极区451的材料成分的特异性，可以选择不同的蚀刻配方，以例如用于去除漏极和源极区451的主要部分并随后蚀刻穿过半导体材料以用于形成隔离沟槽404A。例如，可以应用湿化学蚀刻配方以去除升高的漏极和源极区451的主要部分，同时可以应用各向异性配方以获得具有栅极电极结构460B、460C的最小底切的边界表面403T。在其他情况下，如前所述，特定量的钻蚀是可接受的，特别是当有源半导体区域403B、403C的厚度可以是15nm以及明显更小时。
在工艺或工艺序列411之后，可以例如基于任何适当的蚀刻配方去除掩模410，而另一方面，可靠地包封任何敏感的栅极材料。
此后，可以继续进一步的处理，例如，通过去除帽盖材料463，并且如果需要，在暴露的半导体区域中形成高度导电的金属半导体化合物，以降低总接触电阻。
结果，本公开提供了技术和对应的半导体器件，其中基于自对准图案化方案，可以在后期制造阶段中实现先前沿第一横向方向图案化的有源半导体区域的“切割”，这由此可以导致对应的光刻和图案化序列的优异的工艺条件和缓和的限制。此外，由于相应的栅电极可以至少部分地设置在有源区上，因此可以显著减小端部缩回(retraction)的趋势，因为对应的端部可以通过相应的栅电极结构而可靠地机械稳定化。因此，由于栅电极结构的稳定化效应，可以避免或至少显著减少可以常规观察到的应变弛豫，该栅电极结构也可以用作有效的蚀刻掩模。
上面公开的特定实施例仅是示例性的，因为本发明可以通过对于获益于此处的教导的本领域的技术人员显而易见的不同但等效的方式进行变型和实践。例如，上面提出的工艺步骤可以以不同的顺序执行。此外，除了以下权利要求中所述以外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或变型，并且所有这些变化都被认为在本发明的范围和精神内。需要指出，本说明书和所附权利要求中使用诸如“第一”、“第二”、“第三”或“第四”的术语来描述各种工艺或结构只是用作对这些步骤/结构的简略参考，并不一定暗示以该有序的顺序执行/形成这样的步骤/结构。当然，取决于准确的权利要求语言，可能需要也可能不需要这些工艺的有序的顺序。因此，本文寻求的保护在下面的权利要求中提出。

Claims (20)

1.一种方法，包括：
沿长度方向定界半导体器件的半导体区域；
在所述半导体区域上方形成多个栅电极结构中的每一个的至少一部分，所述多个栅电极结构中的每一个的所述至少一部分具有沿所述长度方向延伸的长度尺寸和沿宽度方向延伸的宽度尺寸，所述宽度方向横切所述长度方向；以及
在形成所述多个栅电极结构之后，沿所述宽度方向定界所述半导体区域。
2.根据权利要求1所述的方法，其中沿所述宽度方向定界所述半导体区域包括去除位于所述多个栅电极结构中的第一栅电极结构与所述多个栅电极结构中的相邻的第二栅电极结构之间的间隔中的所述半导体区域的材料。
3.根据权利要求2所述的方法，进一步包括在去除所述半导体区域的所述材料之前，用牺牲掩模材料填充除了所述第一和第二栅电极结构之外的栅电极结构之间的另外的间隔。
4.根据权利要求3所述的方法，其中所述牺牲掩模材料包括抗蚀剂材料。
5.根据权利要求1所述的方法，其中形成多个栅电极结构中的每一个的至少一部分包括在沿所述宽度方向定界所述半导体区域之前在所述至少一部分的侧壁上形成侧壁隔离物。
6.根据权利要求5所述的方法，进一步包括保留所述侧壁隔离物作为所述多个栅电极结构的一部分。
7.根据权利要求5所述的方法，进一步包括在继续所述半导体器件的进一步处理之前去除所述侧壁隔离物。
8.根据权利要求1所述的方法，进一步包括在沿所述宽度方向定界所述半导体区域之前，形成与所述多个栅电极结构相邻的漏极和源极区。
9.根据权利要求2所述的方法，其中去除位于所述多个栅电极结构中的第一栅电极结构与所述多个栅电极结构中的相邻的第二栅电极结构之间的间隔中的所述半导体区域的材料包括蚀刻所述材料并使用在所述半导体区域下方形成的掩埋绝缘层作为蚀刻停止材料。
10.一种形成半导体器件的方法，所述方法包括：
在半导体层上方形成两个相邻的电极结构，所述两个相邻的电极结构在其之间形成间隔；以及
通过使用所述两个相邻的电极结构作为蚀刻掩模去除所述间隔中的所述半导体层。
11.根据权利要求10所述的方法，其中在包封所述两个相邻的电极结构的电极材料之前，去除所述间隔中的所述半导体层。
12.根据权利要求10所述的方法，其中形成所述两个相邻的电极结构包括在去除所述间隔中的所述半导体层之前，形成与电极材料的侧壁相邻的侧壁隔离物。
13.根据权利要求10所述的方法，进一步包括在去除所述间隔中的所述半导体层之前，在所述间隔中形成漏极区和源极区中的至少一个。
14.根据权利要求10所述的方法，进一步包括在去除所述间隔中的所述半导体层之前形成掩模，以便至少暴露所述间隔。
15.根据权利要求14所述的方法，其中形成所述掩模包括形成抗蚀剂掩模。
16.根据权利要求10所述的方法，其中去除所述间隔中的所述半导体层包括蚀刻所述半导体层的材料并使用掩埋绝缘层作为蚀刻停止材料。
17.一种半导体器件，包括：
半导体区域，具有沿第一横向方向延伸的第一边界表面和沿第二横向方向延伸的第二边界表面；以及
电极结构，至少部分地形成在所述半导体区域上方，并且具有关于所述第二边界表面的远侧壁面和近侧壁面，所述远和近侧壁面由相应的侧壁隔离物形成并沿所述第二横向方向延伸；
其中所述近侧壁面和所述第二边界表面沿与所述第一和第二横向方向垂直的深度方向基本上彼此对准，所述对准的最大偏差对应于所述侧壁隔离物的宽度。
18.根据权利要求17所述的半导体器件，其中所述第二边界表面与所述电极结构的电极材料的侧壁面基本对准。
19.根据权利要求17所述的半导体器件，其中由所述远和近侧壁面之间的距离限定的所述电极结构的长度为约30nm以及更小。
20.根据权利要求17所述的半导体器件，进一步包括另一半导体区域，其沿所述第一横向方向与所述半导体区域分开30nm以及更小的距离。
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