CN109216260A - 一种半导体器件的制造方法 - Google Patents

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刘威
甘程
吴昕
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Abstract

本发明提供一种半导体器件的制造方法，在器件结构之间形成了隔离区，该隔离区包括第一隔离、第二隔离以及第一隔离和第二隔离之间反掺杂区，该反掺杂区与器件结构的源漏区具有相反的掺杂类型，通过包含有反掺杂区的隔离区，起到提高器件之间隔离效果的目的，该隔离区尤其适用于提高高压器件的隔离效果。该器件结构在提高器件隔离效果的同时，有利于进一步降低器件间的尺寸，提高器件集成度，且不会对器件的其他性能造成影响，提高器件之间的隔离效果以及器件性能。

Description

一种半导体器件的制造方法
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件的制造方法。
背景技术
HVMOS(高压金属氧化物半导体，High Voltage Metal Oxide Semiconductor)器件需要较高的操作电压，HVMOS器件之间的隔离效果对器件的性能影响较大。
在HVMOS器件的一个应用中，HVMOS器件用于形成3D NAND存储器的驱动电路，在操作存储器时HVMOS器件需要高电压，该高电压往往超过25V，HVMOS器件之间通过隔离沟槽进行隔离，而这并不能满足高压器件隔离的需求，进而会影响HVMOS器件的性能。
发明内容
有鉴于此，本发明的目的在于提供一种半导体器件的制造方法，提高器件之间的隔离效果。
为实现上述目的，本发明有如下技术方案：
一种半导体器件的制造方法，包括：
提供半导体衬底；
在所述衬底中形成第一隔离和第二隔离，所述第一隔离和所述第二隔离之间具有间距，所述第一隔离、所述第二隔离和所述间距所在衬底构成隔离区域，所述隔离区域之间的衬底区域为有源区；
在所述有源区上形成第一器件结构，以及在所述间距所在衬底中形成反掺杂区，所述第一器件结构包括第一栅极、在所述第一栅极两侧的第一源漏区，所述第一源漏区具有第一掺杂类型，所述反掺杂区具有第二掺杂类型。
可选地，在所述间距所在衬底中形成反掺杂区，包括：
以掩膜遮蔽所述有源区，进行第二掺杂类型的掺杂注入，以在所述间距所在衬底中形成反掺杂区。
可选地，所述衬底具有第一区域和第二区域，所述第一区域用于形成第一器件结构以及隔离区域；则，
在所述有源区上形成第一器件结构，以及在所述间距所在衬底中形成反掺杂区，包括：
在所述第一区域和第二区域的有源区上分别形成第一栅极、第二栅极；
以掩膜遮蔽所述第一区域的有源区，进行第二区域的源漏掺杂注入且掺杂类型为第二掺杂类型，以在所述第二区域的第二栅极两侧形成第二源漏区，同时，在所述第一区域的所述间距所在衬底中形成反掺杂区；以及，
以掩膜遮蔽所述第二区域的有源区以及所述第一区域的所述间距所在衬底，进行第一区域的源漏掺杂注入且掺杂类型为第一掺杂类型，以在所述第一区域的第一栅极两侧形成第一源漏区。
可选地，所述第一掺杂类型为n型。
可选地，所述第一器件结构的源漏工作电压大于20V，所述第二器件结构具有与所述第一器件结构不同的源漏工作电压。
可选地，所述第二器件结构为标准MOS器件。
可选地，所述第一器件结构用于形成3D NAND存储器的驱动电路。
可选地，所述第二区域的隔离结构仅包括第三隔离。
可选地，所述反掺杂区的深度较所述第一隔离和所述第二隔离的深度更浅。
本发明实施例提供的半导体器件的制造方法，在器件结构之间形成了隔离区，该隔离区包括第一隔离、第二隔离以及第一隔离和第二隔离之间反掺杂区，该反掺杂区与器件结构的源漏区具有相反的掺杂类型，通过包含有反掺杂区的隔离区，起到提高器件之间隔离效果的目的，该隔离区尤其适用于提高高压器件的隔离效果。该器件结构在提高器件隔离效果的同时，有利于进一步降低器件间的尺寸，提高器件集成度，且不会对器件的其他性能造成影响，提高器件之间的隔离效果以及器件性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例的半导体器件的结构示意图；
图2示出了根据本发明另一实施例的半导体器件的结构示意图；
图3示出了根据本发明实施例的半导体器件的制造方法的流程示意图；
图4-图7示出了根据本发明一实施例的制造方法形成半导体器件过程中的器件剖面结构示意图；
图8-10示出了根据本发明另一实施例的制造方法形成半导体器件过程中器件剖面结构示意图；
图11为根据本发明实施例形成的半导体器件与现有的半导体器件的工作电压-电流(Vd-Id)对比曲线示意图；
图12为为根据本发明实施例形成的半导体器件与现有的半导体器件的体效应对比曲线示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
正如背景技术中的描述，在HVMOS器件的一个应用中，HVMOS器件用于形成3D NAND存储器的驱动电路，在操作存储器时HVMOS器件需要高电压，该高电压往往超过25V，HVMOS器件之间通过隔离沟槽进行隔离，而这并不能满足高压器件隔离的需求，进而会影响HVMOS器件的性能。
为此本申请提供了一种半导体器件的制造方法，在器件结构之间形成了隔离区，该隔离区包括第一隔离、第二隔离以及第一隔离和第二隔离之间反掺杂区，该反掺杂区与器件结构的源漏区具有相反的掺杂类型，通过包含有反掺杂区的隔离区，起到提高器件之间隔离效果的目的，该隔离区尤其适用于提高高压器件的隔离效果。该器件结构在提高器件隔离效果的同时，有利于进一步降低器件间的尺寸，提高器件集成度，且不会对器件的其他性能造成影响，提高器件之间的隔离效果以及器件性能。
参考图1和图2所示，本申请提供了一种半导体器件，包括：
半导体衬底100；
所述衬底100上的第一器件结构120，所述第一器件结构120包括第一栅极124以及第一栅极124两侧的第一源漏区128，所述第一源漏区128具有第一掺杂类型；
相邻第一器件结构120之间的衬底100中的隔离区110，所述隔离区110包括：一第一器件结构侧的第一隔离1101、另一第一器件结构侧的第二隔1102离，以及第一隔离1101和第二隔离1102之间的衬底100中的反掺杂区1104，所述反掺杂区1104具有第二掺杂类型。
本申请实施例中，第一器件结构120为MOS器件，至少包括第一栅极124以及第一栅极124两侧的第一源漏区128，该第一源漏区128具有第一掺杂类型，可以形成在半导体衬底100中，通常地，第一器件结构120还包括第一栅极124与衬底100之间栅介质层122以及第一栅极124侧壁上的侧墙126。进一步第一器件结构120可以是高压MOS器件，即HVMOS器件，高压MOS器件是相对于标准MOS器件的源漏工作电压而言，例如在0.18um的CMOS器件工艺中，标准MOS器件的源漏工作电压为1.8V，而高于该标准MOS器件的工作电压的，则为高压MOS器件。在3D NAND的应用中，高压MOS器件的源漏工作电压可以为高于20V，典型地可以为25V。
在具体的应用中，本申请实施例的半导体器件可以与其他器件一同集成，其他器件例如可以为3D NAND存储器、其他类型、和/或其他工作电压的MOS器件，与这些器件集成于同一半导体衬底上；还可以与其他器件分别集成，本申请实施例的半导体器件独立形成于一半导体衬底上，后期可以与其他衬底进行封装。
在本申请的一些实施例中，半导体衬底上同时集成有上述第一器件结构120以及第二器件结构140，该第二器件结构140为MOS器件，与第一器件结构120具有相反的器件类型，进一步地，该第二器件结构140可以具有与第一器件结构120不同的源漏工作电压。具体的，在该实施例中，参考图2所示，半导体衬底100具有第一区域1001和第二区域1002，第一区域1001用于形成第一器件结构120以及具有反掺杂区的隔离区110，第二区域1002用于形成第二器件结构140，其中，第一区域1001的反掺杂区1104与第二源漏区148具有基本相同的掺杂浓度和掺杂深度。这样，可以将反掺杂区1104与第二器件结构140的第二源漏区148一同形成，不用为该反掺杂区增加新的掩膜版和工艺步骤，利用原有工艺就可以实现反掺杂区，降低工艺成本。
根据具体的需要，其中，第二区域1002上的隔离结构可以为传统的隔离，仅仅包含一个隔离，为了便于描述，将第二区域1002上的仅包含的一隔离记做第三隔离141，该第三隔离例如浅沟槽隔离，此外，也可以同第一区域，为具有反掺杂区的隔离区。第二器件结构140为MOS器件，至少包括第二栅极144以及第二栅极144两侧的第二源漏区148，该第二源漏区148具有第二掺杂类型，与第一源漏区128具有相反的掺杂类型，其可以形成在半导体衬底100中，通常地，第二器件结构140还包括第二栅极144与衬底100之间栅介质层142以及第二栅极144侧壁上的侧墙146。
在一些实施例中，所述第一掺杂类型为n型，也就是说，第一器件结构为n型MOS器件，第二器件结构为p型MOS器件，进一步地，第一器件结构120的源漏工作电压大于20V，可以作为3D NAND的驱动电路的器件，该第二器件结构140可以具有与第一器件结构120不同的源漏工作电压，例如小于第一器件结构120的源漏工作电压，更典型地，例如可以为标准源漏工作电压，即第二器件结构140可以为标准MOS器件。
在本申请实施例中，第一掺杂类型和第二掺杂类型为相反的掺杂类型，当第一掺杂类型为n型时，第二掺杂类型则为p型；同理，当第一掺杂类型为p型时，第二掺杂类型则为n型。n型的掺杂粒子例如可以为B、Al、Ga或In等，p型的掺杂粒子例如可以为N、P、As、S等。
隔离区110形成在相邻的第一器件结构120之间，即相邻的器件结构的源漏区之间，沿相邻两个器件结构源漏区的连线方向，该隔离区110包括依次相接的第一隔离1101、反掺杂区1104和第二隔离1102。第一隔离1101和第二隔离1102包括可以分开器件有源区的绝缘材料，绝缘材料例如可以为二氧化硅，第一隔离1101和第二隔离1102可以为相同的结构，例如可以为浅沟槽隔离(STI，Shallow Trench Isolation)，根据具体应用中的需要，第一隔离1101和第二隔离1102可以具有基本相同的深度和宽度。
隔离区110中的反掺杂区1104在第一隔离1101和第二隔离1102之间的衬底100中形成，更优地，反掺杂区1104在衬底中的深度较第一隔离1101和第二隔离1102的深度可以更浅，以使得第一器件结构的其他性能得到更好的控制，例如第一器件结构的击穿电压(breakdown voltage)和体效应(body effect)不受影响。
以上对本申请实施例的半导体器件的结构进行了详细的描述，为了更好地理解本申请的技术方案和技术效果，以下将结合流程图和附图对具体的实施例进行详细的描述。
实施例一
在本实施例中，可以通过增加一次第二掺杂类型的掺杂注入，也就是仅针对反掺杂区的掺杂注入，来形成反掺杂区。
在步骤S101，提供半导体衬底100，参考图4所示。
在本申请优选实施例中，半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。
在本实施例中，该半导体衬底100为硅衬底，该硅衬底100可以为P型或N型衬底，衬底100中可以已经形成有阱区。
在步骤S102，在所述衬底100中形成第一隔离1101和第二隔离1102，所述第一隔离1101和所述第二隔离1102之间具有间距，所述第一隔离1101、所述第二隔离1102和所述间距所在衬底1103构成隔离区域109，所述隔离区域109之间的衬底区域为有源区112，参考图5所示。
在该步骤中，定义出的隔离区域109和有源区112，不同于现有技术，该隔离区域中并不仅有隔离，在第一隔离1101和第二隔离1102之间，还存在有一定的间距，该间距所在的衬底1103为与有源区相同的衬底，这样，在该步骤中，在衬底100上不仅定义出了有源区112和隔离1101、1102，还定义出了隔离1101、1102之间的条形衬底区域。其中，有源区112为用于形成器件结构的区域，隔离区域109为用于形成将有源区112之间绝缘的区域，第一隔离1101和第二隔离1102可以包括二氧化硅或其他可以分开器件的有源区的材料，隔离1101、1102之间的条形衬底区域1103用于形成与器件结构具有相反掺杂的反掺杂区，以加强隔离区的隔离效果。
在具体的应用中，可以通过以下方法来实现该步骤：
S1021，在衬底100上形成第一掩膜层102。该第一掩膜层102可以为光刻胶，可以通过旋涂光刻胶，而后通过光刻将隔离的图案转移至光刻胶，从而形成该第一掩膜层102，如图4所示。
S1022，以该第一掩膜层102为掩蔽，进行衬底100的刻蚀，在衬底100中形成深度基本相同的第一隔离沟槽和第二隔离沟槽(图未示出)，第一隔离沟槽和第二隔离沟槽之间存在间距，而后，可以通过湿法腐蚀去除光刻胶的第一掩膜层102。
S1023，进行介质材料的填充，形成第一隔离1101和第二隔离1102，第一隔离1101和第二隔离1102之间具有间距，如图5所示。可以通过氧化工艺形成氧化硅的垫层，而后，沉积氧化硅材料，并进行平坦化，直至暴露衬底100的表面，从而，形成氧化硅的第一隔离1101和第二隔离1102。
在步骤S103，在所述有源区112上形成第一器件结构120，以及在所述间距所在衬底1103中形成反掺杂区1104，所述第一器件结构120包括第一栅极124、在所述第一栅极124两侧的第一源漏区128，所述第一源漏区128具有第一掺杂类型，所述反掺杂区1104具有第二掺杂类型，参考图7所示。
在本实施例中，仅针对反掺杂区的掺杂注入，来形成反掺杂区，这样，可以根据具体的需要，来设置该第一隔离1101和第二隔离1102之间的衬底所在区域1103的掺杂能量和浓度等，获得隔离效果更好的反掺杂区1104。
可以以掩膜104遮蔽所述有源区112，进行第二掺杂类型的掺杂注入，以在所述间距所在衬底1103中形成反掺杂区1104，从而，形成包括第一隔离1101、第二隔离1102以及第一隔离1101和第二隔离1102之间的反掺杂区的隔离区110，参考图6所示。
具体的，首先，在有源区112上形成第二掩膜层104。该第二掩膜层104可以为光刻胶，可以通过旋涂光刻胶，而后通过光刻将隔离的图案转移至光刻胶，从而形成该第二掩膜层104，该第二掩膜层104暴露出第一隔离1101和第二隔离1102之间的衬底所在区域1103，如图6所示。而后，以第二掩膜层104为掩蔽，进行第二掺杂类型的掺杂注入，以形成反掺杂区1104。之后，可以通过湿法腐蚀去除光刻胶的第二掩膜层104。可以通过注入第二掺杂类型的杂质，之后，通过热退火激活掺杂，从而形成反掺杂区1104，掺杂的浓度和能量可以根据需要设定，更优地，通过掺杂注入能量的控制，可以使得反掺杂区1104的深度较所述第一隔离1101和所述第二隔离1102的深度更浅。
在本实施例中，对该通过离子注入形成反掺杂区1104的步骤与在有源区上形成第一器件结构120中各个部件的步骤的顺序不做特别的限定，可以在形成第一器件结构120之后进行该反掺杂区1104的形成步骤，也可以在形成第一器件结构120之前进行该反掺杂区1104的形成步骤，还可以在形成第一器件结构120的某个部件之后进行该反掺杂区1104的形成步骤。
可以通过合适的方法来形成第一器件结构120的各个部件，具体的，可以采用合适的方法，依次形成栅介质层122、第一栅极124，以及第一栅极124的侧墙126、第一栅极124两侧的第一源漏区128，第一源漏区128具有第一掺杂类型，与反掺杂区1104具有相反的掺杂类型。其中，栅介质层122例如可以为热氧化层或其他合适的介质材料，例如氧化硅或高k介质材料，高k介质栅材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等中的一种或其中几种的组合。第一栅极124例如可以为多晶硅、非晶硅或金属电极材料或他们的组合，金属电极材料可以为TiN、TiAl、Al、TaN、TaC、W一种或多种组合。侧墙126可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。第一源漏区128具有第一掺杂类型，第一掺杂类型可以为n型或p型。以上仅为示例，具体的形成方法可以根据具体的需要来选择，本申请中不做特别限定。
至此，进行了本申请实施例一的半导体器件。
实施例二
与实施例一不同的时，在本实施例中，反掺杂区通过第二器件结构与源漏注入工艺一同形成，无需为该反掺杂区增加新的掩膜版和工艺步骤，利用原有工艺就可以实现反掺杂区，降低工艺成本。本实施例中将重点描述与实施例一不同的部分，相同部分将不再赘述。
在步骤S201，提供半导体衬底100，所述衬底100包括第一区域1001和第二区域1002，参考图8所示。
与实施例一步骤S101不同的是，在本实施例中，第一区域1001用于形成第一器件结构以及包含反掺杂区的隔离区，第二区域1002用于形成第二器件结构，第一器件结构和第二器件结构具有相反的掺杂类型。
在步骤S202，在所述第一区域1001的衬底100中形成第一隔离1101和第二隔离1102，所述第一隔离1101和所述第二隔离1102之间具有间距，所述第一隔离1101、所述第二隔离1102和所述间距所在衬底1103构成隔离区域109，所述隔离区域109之间的衬底区域为有源区112，参考图8所示。
在本实施例中，第一区域1001中的隔离结构为包括反掺杂区的隔离区110，第二区域1002中的隔离结构可以仅包含隔离或者也可以为具有反掺杂区的隔离区，第二区域1002上的隔离结构之间的区域为该区域的有源区113。
在一个具体的实施例中，第一区域用于形成高压MOS器件，第二区域用于形成标准MOS器件，第二区域1002中的隔离结构可以仅包括第三隔离141，如图7所示。在该实施例中，在该步骤中，形成第一区域1001的隔离区域109的同时，可以在第二区域1002上形成该第三隔离141，具体的形成方法同实施例一的步骤S1021-S1023，具体不再赘述。
在步骤S203，在第一区域1001的有源区上形成第一器件结构120，以及在第二区域1002的有源区上形成第二器件结构140，在形成第二器件结构140的第二源漏区148的同时，形成第一区域1001的反掺杂区1104，参考图10所示。
本实施例中，第一器件结构120和第二器件结构140都为MOS器件，第一器件结构120至少包括第一栅极124、第一栅极124两侧的第一源漏区128，第二器件结构140至少包括第二栅极140、第二栅极两侧的第二源漏区148，第一源漏区128和第二源漏区148具有相反的掺杂类型，在本申请中，第一源漏区128的掺杂类型记做第一掺杂类型，第二源漏区148的掺杂类型记做第二掺杂类型。在一些实施例中，所述第一掺杂类型为n型，也就是说，第一器件结构为n型MOS器件，第二器件结构为p型MOS器件，进一步地，第一器件结构为高压n型MOS器件，第二器件为p型标准MOS器件。
具体的，可以通过以下方法来实现该步骤。
在S2031，在所述第一区域1001和第二区域1002的有源区上分别形成第一栅极124、第二栅极128。
可以先进行栅介质层的沉积，而后，采用合适的方法通过一次或多次沉积及刻蚀工艺，来形成第一和第二区域的栅介质层122、142和第一栅极124、第二栅极128；之后，在第一栅极124和第二栅极128的侧壁上分别形成第一侧墙126和第二侧墙146，侧墙、栅介质层、第一栅极124和第二栅极128可以具有相同或不同的结构和材料，具体的材料选择可以参见实施例一中步骤S203的描述。
在S2032，参考图9-10所示，以掩膜130遮蔽所述第一区域1001的有源区，进行第二区域1002的源漏掺杂注入且掺杂类型为第二掺杂类型，以在所述第二区域1002的第二栅极104两侧形成第二源漏区148，同时，在所述第一区域1001的所述间距所在衬底1103中形成反掺杂区1104。
在该步骤中，以掩膜130遮蔽所述第一区域1001的有源区，此时，第一区域的所述间距所在衬底1103以及第二区域的源漏区暴露出来，通过第二区域1002的源漏掺杂，则可以同时形成第二区域的第二源漏区148以及第一区域1101的反掺杂区1104，无需为该反掺杂区增加新的掩膜版和工艺步骤，利用原有工艺就可以实现反掺杂区，降低工艺成本。
在S2033，以掩膜遮蔽所述第二区域1002的有源区以及所述第一区域1001的所述间距所在衬底，进行第一区域1001的源漏掺杂注入且掺杂类型为第一掺杂类型，以在所述第一区域1001的第一栅极124两侧形成第一源漏区128，参考图10所示。
在该步骤中，以掩膜(图未示出)遮蔽所述第二区域1002的有源区以及所述第一区域1001的所述间距所在衬底，这样，就在第一区域1001形成了第一源漏区128。
本实施例中，对步骤S2022和步骤S2033的执行顺序不做限定，可以先进行第一源漏区128的形成工艺，也可以先进行第二源漏区148的形成工艺。
至此，形成了本申请实施例的半导体器件，反掺杂区通过第二器件结构与源漏注入工艺一同形成，无需为该反掺杂区增加新的掩膜版和工艺步骤，利用原有工艺就可以实现反掺杂区，降低工艺成本。
此外，本申请还提供了本发明实施例形成的半导体器件与现有的半导体器件的性能对比试验，具体参见图11和图12，分别为实施例形成的半导体器件与现有的半导体器件的工作电压-电流(Vd-Id)对比曲线示意图，以及本发明实施例形成的半导体器件与现有的半导体器件的体效应对比曲线示意图，在该性能对比试验中，本实施例和现有的半导体器件具有相同的器件结构，区别仅在于隔离结构不同，本实施例的半导体器件采用上述具有反掺杂区的隔离区，现有技术的器件结构仅具有隔离。分别对两个器件进行了测试，其中S为两个相邻器件之间的距离，也就是器件之间隔离结构的大致宽度，Vg为栅电压，Vs为漏电压，Vd为源电压，Vb为体电压，可以看到，参见图11，相对于现有技术的器件，本申请器件的击穿电压(breakdown voltage)特性更好，参见图12所示，本申请器件的体效应与现有技术器件的体效应没有差异，也就是说，本申请实施例的器件不会影响器件体效应。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (9)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底；
在所述衬底中形成第一隔离和第二隔离，所述第一隔离和所述第二隔离之间具有间距，所述第一隔离、所述第二隔离和所述间距所在衬底构成隔离区域，所述隔离区域之间的衬底区域为有源区；
在所述有源区上形成第一器件结构，以及在所述间距所在衬底中形成反掺杂区，所述第一器件结构包括第一栅极、在所述第一栅极两侧的第一源漏区，所述第一源漏区具有第一掺杂类型，所述反掺杂区具有第二掺杂类型。
2.根据权利要求1所述的制造方法，其特征在于，在所述间距所在衬底中形成反掺杂区，包括：
以掩膜遮蔽所述有源区，进行第二掺杂类型的掺杂注入，以在所述间距所在衬底中形成反掺杂区。
3.根据权利要求1所述的制造方法，其特征在于，所述衬底具有第一区域和第二区域，所述第一区域用于形成第一器件结构以及隔离区域；则，
在所述有源区上形成第一器件结构，以及在所述间距所在衬底中形成反掺杂区，包括：
在所述第一区域和第二区域的有源区上分别形成第一栅极、第二栅极；
以掩膜遮蔽所述第一区域的有源区，进行第二区域的源漏掺杂注入且掺杂类型为第二掺杂类型，以在所述第二区域的第二栅极两侧形成第二源漏区，同时，在所述第一区域的所述间距所在衬底中形成反掺杂区；以及，
以掩膜遮蔽所述第二区域的有源区以及所述第一区域的所述间距所在衬底，进行第一区域的源漏掺杂注入且掺杂类型为第一掺杂类型，以在所述第一区域的第一栅极两侧形成第一源漏区。
4.根据权利要求3所述的制造方法，其特征在于，所述第一掺杂类型为n型。
5.根据权利要求4所述的制造方法，其特征在于，所述第一器件结构的源漏工作电压大于20V，所述第二器件结构具有与所述第一器件结构不同的源漏工作电压。
6.根据权利要求5所述的制造方法，其特征在于，所述第二器件结构为标准MOS器件。
7.根据权利要求5所述的制造方法，其特征在于，所述第一器件结构用于形成3D NAND存储器的驱动电路。
8.根据权利要求6所述的制造方法，其特征在于，所述第二区域的隔离结构仅包括第三隔离。
9.根据权利要求1-8中任一项所述的制造方法，其特征在于，所述反掺杂区的深度较所述第一隔离和所述第二隔离的深度更浅。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114335153A (zh) * 2022-03-08 2022-04-12 北京芯可鉴科技有限公司 Ldmosfet器件、制备方法以及芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070262380A1 (en) * 2006-05-15 2007-11-15 Seiko Epson Corporation Semiconductor device and method for manufacturing semiconductor device
CN102064193A (zh) * 2009-11-18 2011-05-18 上海华虹Nec电子有限公司 Dddmos及其制造方法
CN102820303A (zh) * 2011-06-09 2012-12-12 力旺电子股份有限公司 非易失性存储器以及其编程与读取方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070262380A1 (en) * 2006-05-15 2007-11-15 Seiko Epson Corporation Semiconductor device and method for manufacturing semiconductor device
CN102064193A (zh) * 2009-11-18 2011-05-18 上海华虹Nec电子有限公司 Dddmos及其制造方法
CN102820303A (zh) * 2011-06-09 2012-12-12 力旺电子股份有限公司 非易失性存储器以及其编程与读取方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114335153A (zh) * 2022-03-08 2022-04-12 北京芯可鉴科技有限公司 Ldmosfet器件、制备方法以及芯片

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