CN109272920A - 双栅极晶体管电路、像素电路及其栅极驱动电路 - Google Patents

双栅极晶体管电路、像素电路及其栅极驱动电路 Download PDF

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Abstract

一种双栅极晶体管电路、像素电路及栅极驱动电路。双栅极晶体管电路包括双栅极晶体管、第一二极管以及第二二极管。双栅极晶体管具有第一栅极以及第二栅极，第一栅极接收驱动信号。第一二极管依据第一极性方向以串接在第一栅极以及第二栅极间。第二二极管依据第二极性方向以串接在第一栅极以及第二栅极间。其中，第一极性方向与第二极性方向相反。

Description

双栅极晶体管电路、像素电路及其栅极驱动电路
技术领域
本发明涉及一种显示装置，且特别涉及一种可以有效地提升工作状态时的工作电流，并降低关闭(或闲置)状态时的漏电电流的双栅极晶体管电路、像素电路及其栅极驱动电路。
背景技术
随着电子技术的进步，消费性电子产品已成为人们生活中必备的工具。为提供良好的人机接口，在消费性电子产品上配置高品质的显示装置也成为一个趋势。
在制作显示面板时，设计者通常会缩小晶体管(如，薄膜晶体管)的尺寸，以使显示面板的显示区域具有高开口率(Aperture Ratio)及窄边框的特性。然而，在此情况下，显示面板较容易造成充电不足及电路驱动能力下降的现象，进而影响显示画面的品质。
发明内容
本发明提供一种双栅极晶体管电路，其能够有效地提升工作状态时的工作电流，并降低关闭(或闲置)状态时的漏电电流。
本发明另提供像素电路及其栅极驱动电路，应用上述的双栅极晶体管电路，可有效提升显示品质。
本发明的双栅极晶体管电路包括双栅极晶体管、第一二极管以及第二二极管。双栅极晶体管具有第一栅极以及第二栅极，第一栅极接收驱动信号。第一二极管依据第一极性方向以串接在第一栅极以及第二栅极间。第二二极管依据第二极性方向以串接在第一栅极以及第二栅极间。其中，第一极性方向与第二极性方向相反。
本发明的像素电路包括双栅极晶体管电路、像素电容以及存储电容。双栅极晶体管电路的第一端接收数据信号。像素电容耦接至双栅极晶体管的第二端。存储电容的一端耦接至双栅极晶体管的第二端，存储电容的另一端接收共用电压。
本发明的栅极驱动电路包括多个移位暂存单元。多个移位暂存单元串联耦接成移位暂存电路，其中第N级的移位暂存单元包括第一双栅极晶体管电路、第二双栅极晶体管电路以及第三双栅极晶体管电路。第一双栅极晶体管电路耦接在驱动端以及参考接地端间，受控于后级输出信号以下拉驱动端上的驱动电压。第二双栅极晶体管电路耦接在输出端以及参考接地端间，受控于后级输出信号以下拉输出端上的输出电压。第三双栅极晶体管电路耦接在时钟信号端以及输出端间，受控于驱动电压以依据时钟信号端上的时钟信号来拉升输出端上的输出电压。其中，第一双栅极晶体管电路、第二双栅极晶体管电路以及第三双栅极晶体管电路的每一包括双栅极晶体管、第一二极管以及第二二极管。双栅极晶体管具有第一栅极以及第二栅极。第一二极管依据第一极性方向以串接在第一栅极以及第二栅极间。第二二极管依据第二极性方向以串接在第一栅极以及第一栅极间，其中，第一极性方向与第二极性方向相反，第一双栅极晶体管电路以及第二双栅极晶体管电路的第一栅极接收后级输出信号，第三双栅极晶体管电路的第一栅极接收驱动电压。
基于上述，本发明的双栅极晶体管电路可以依据二极管的导通状态来决定双栅极晶体管的第一栅极及第二栅极之间的电压差，并利用调整所述电压差来有效地提升工作状态时的工作电流，并且降低关闭(或闲置)状态时的漏电电流，借此进一步地提升双栅极晶体管电路的工作效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明一实施例说明一种双栅极晶体管电路的电路图。
图2A是依照本发明另一实施例说明一种双栅极晶体管电路的电路图。
图2B是依照本发明再一实施例说明一种双栅极晶体管电路的电路图。
图3是依照本发明一实施例说明一种像素电路的电路图。
图4是依照本发明一实施例说明一种移位暂存单元的电路图。
图5示出本发明图4实施例的移位暂存单元的时序图。
其中，附图标记说明如下：
100、200A、200B、310、410-430：双栅极晶体管电路
300：像素电路
400：移位暂存单元
440：上拉控制电路
DGT1_1、DGT2_1-DGT2_2、DGT3_1、DGT4_1-DGT4_3：双栅极晶体管
NTFT2_1-NTFT2_3、PTFT2_1：晶体管
D1-D2、D1_1-D1_2、D2_1-D2_2、D3_1-D3_2：二极管
CP：像素电容
CST：存储电容
G1、G2：栅极
PD1、PD2：极性方向
GL1：栅极线
DL1：数据线
VS：驱动信号
VD：数据信号
CLK：时钟信号
XCLK：反相时钟信号
G(n+1)：后级输出信号
ST：起始脉冲信号
VCOM：共用电压
D1(n)-D3(n)：栅极电压
Q(n)：驱动电压
G(n)：输出电压
VSS：参考接地端
P1：驱动端
Pclk：时钟信号端
Pout：输出端
具体实施方式
图1是依照本发明一实施例说明一种双栅极晶体管电路的电路图。在本实施例中，双栅极晶体管电路100包括双栅极晶体管DGT1_1、二极管D1以及二极管D2。具体来说，本实施例的双栅极晶体管DGT1_1具有第一栅极G1及第二栅极G2，双栅极晶体管DGT1_1的第一栅极G1可以通过栅极线GL1来接收驱动信号VS，并且双栅极晶体管DGT1_1受控于驱动信号VS。二极管D1可依据第一极性方向PD1来串接于第一栅极G1及第二栅极G2之间(如，二极管D1的阴极端及阳极端分别耦接至第二栅极G2及第一栅极G1)。并且，二极管D2可依据第二极性方向PD2来串接于第一栅极G1及第二栅极G2之间(如，二极管D1的阴极端及阳极端分别耦接至第一栅极G1及第二栅极G2)。其中，所述第一极性方向PD1与第二极性方向PD2互为相反。
需注意到的是，在本发明实施例中，本领域具通常知识者可以依据双栅极晶体管电路100的设计需求，来决定二极管D1以及二极管D2的数量，本发明并不限于图1中所示出的数量。此外，二极管D1以及二极管D2的尺寸以及电气特性也可以依据实际需求来设计，没有特定的限制。
关于双栅极晶体管电路100的工作细节，详细来说，当驱动信号VS被设定为正极性电压，并且所述正极性电压的电压值大于二极管D1的临界电压(Threshold Voltage)时，双栅极晶体管DGT1_1可以被操作于工作状态，同时，二极管D1可依顺向偏压而被导通，而二极管D2可依逆向偏压而被断开。在此情况下，双栅极晶体管DGT的第二栅极G2上的电压值V2约等于双栅极晶体管DGT1_1的第一栅极G1上的电压值V1(等于驱动信号VS的电压值)减掉二极管D1的临界电压。换言的，当驱动信号VS为正极性电压时，双栅极晶体管DGT1_1的第一栅极G1上的电压值V1可以大于双栅极晶体管电路100的第二栅极G2上的电压值V2。
相对的，当驱动信号VS被设定为负极性电压，并且所述负极性电压的电压值小于二极管D2的临界电压时，双栅极晶体管DGT1_1可以被操作于关闭(或闲置)状态，同时，二极管D1可依逆向偏压而被断开，而二极管D2可依顺向偏压而被导通。在此情况下，双栅极晶体管DGT1_1的第二栅极G2上的电压值V2约等于双栅极晶体管DGT1_1的第一栅极G1上的电压值V1(等于驱动信号VS的的电压值)加上二极管D2的临界电压的电压值。换言的，当驱动信号VS为负极性电压时，双栅极晶体管DGT1_1的第一栅极G1上的电压值V1可以小于双栅极晶体管DGT1_1的第二栅极G2上的电压值V2。
依据上述可得知，在本实施例中，当双栅极晶体管电路100操作于工作状态(亦即驱动信号VS被设定为正极性电压)时，由于双栅极晶体管DGT1_1的第一栅极G1及第二栅极G2皆具有正极性电压(且电压值V1大于电压值V2)，可使得双栅极晶体管DGT1_1操作于工作状态时的工作电流可以被相对应的被提升。相对的，当双栅极晶体管电路100操作于关闭(或闲置)状态(亦即驱动信号VS被设定为负极性电压)时，由于双栅极晶体管DGT1_1的第一栅极G1及第二栅极G2皆具有负极性电压(且电压值V1小于电压值V2)，使得双栅极晶体管DGT1_1操作于关闭(或闲置)状态时，所可能产生的漏电电流可以被相对应的被降低。如此一来，本发明实施例的双栅极晶体管电路100可以依据二极管D1、D2的导通状态来决定双栅极晶体管DGT1_1的第一栅极G1及第二栅极G2之间的电压差(即电压V1-电压V2)，并利用调整所述电压差(即调整二极管D1、D2的临界电压值)来有效地提升工作状态时的工作电流，并且降低关闭(或闲置)状态时的漏电电流，借此进一步的提升双栅极晶体管电路100的工作效能。
图2A是依照本发明另一实施例说明一种双栅极晶体管电路的电路图。请同时参照图1及图2A，在本实施例中，双栅极晶体管电路200A皆大致相同于双栅极晶体管电路100，其中相同或相似元件使用相同或相似标号。不同于前一实施例的是，在本实施例中，二极管D1及二极管D2分别可以由晶体管NTFT2_1及晶体管PTFT2_1来实施，并且所述晶体管NTFT2_1及晶体管PTFT2_1可以依据二极管组态(Diode Connection)的连接方式来分别建构二极管D1及二极管D2。
详细来说，在本实施例中，晶体管NTFT2_1的控制端(例如是栅极端)及第一端(例如是漏极端)共同耦接至双栅极晶体管DGT2_1的第一栅极G1，晶体管NTFT2_1的第二端(例如是源极端)耦接至双栅极晶体管DGT2_1的第二栅极G2。另一方面，晶体管PTFT2_1的控制端(例如是栅极端)及第一端(例如是漏极端)共同耦接至双栅极晶体管DGT2_1的第一栅极G1，晶体管PTFT2_1的第二端(例如是源极端)耦接至双栅极晶体管DGT2_1的第二栅极G2。其中，晶体管NTFT2_1可以为N型薄膜晶体管，晶体管PTFT2_1则可以为P型的薄膜晶体管。
需注意到的是，在本实施例中，关于双栅极晶体管电路200A操作于工作状态及关闭(或闲置)状态时的各元件之间的作动关是，皆相同或相似于图1中的说明内容，在此则不多赘述。
图2B是依照本发明再一实施例说明一种双栅极晶体管电路的电路图。请同时参照图1、图2A以及图2B，在本实施例中，双栅极晶体管电路200B皆大致相同于双栅极晶体管电路100及200A，其中相同或相似元件使用相同或相似标号。不同于图1及图2A实施例的是，在本实施例中，二极管D2或晶体管PTFT2_1可以由晶体管NTFT2_3来实施(或晶体管NTFT2_2及晶体管NTFT2_3也可同时皆为P型薄膜晶体管)，并且所述晶体管NTFT2_3同样可以依据二极管组态(Diode Connection)的连接方式来分别建构二极管D1及二极管D2。
详细来说，在本实施例中，晶体管NTFT2_3的第一端(例如是源极端)耦接至双栅极晶体管DGT2_2的第一栅极G1，晶体管NTFT2_3的控制端(例如是栅极端)及第二端(例如是漏极端)共同耦接至双栅极晶体管DGT2_2的第二栅极G2。其中，晶体管NTFT2_2及晶体管NTFT2_3可以为N型薄膜晶体管。
顺带一提的是，在图2A及图2B的实施例中，设计者可依照双栅极晶体管电路200A、200B的工作需求，来进一步设定所述晶体管NTFT2_1-NTFT2_3及晶体管PTFT2_1的临界电压的电压值。也就是说，在图2A的实施例中，当晶体管NTFT2_1的临界电压的电压值小于0时，设计者同样可以独立调整晶体管PTFT2_1的临界电压的电压值，以使双栅极晶体管电路200A仍可正常的运行，借此决定第一栅极G1及第二栅极G2之间的电压差(亦即电压V1-电压V2)的大小。
图3是依照本发明一实施例说明一种像素电路的电路图。在本实施例中，像素电路300包括双栅极晶体管DGT3_1、二极管D1、二极管D2、像素电容CP以及存储电容CST。双栅极晶体管DGT3_1的第一栅极G1可以通过栅极线GL1来接收驱动信号VS，并且双栅极晶体管DGT3_1的第一端(例如是源极端)可以通过数据线DL1来接收数据信号VD。另一方面，像素电容CP耦接于双栅极晶体管DGT3_1的第二端(例如是漏极端)及参考接地端VSS之间，用以存储正确的显示像素。存储电容CST的第一端耦接至双栅极晶体管DGT3_1的第二端，存储电容CST的第二端可以接收共用电压VCOM，其中，存储电容CST用以存储像素电压。需注意到的是，本实施例的双栅极晶体管电路310可应用图1、2A、2B的双栅极晶体管电路100、200A或200B来实施，其相关动作细节在前述的实施例已有详尽的说明，在此则不多赘述。
图4是依照本发明一实施例说明一种移位暂存单元的电路图。本发明实施例的栅极驱动电路(未绘制)可以包括多个移位暂存单元，并且各个移位暂存单元可以串联耦接成一移位暂存电路。其中，图4为所述移位暂存电路中第N级的移位暂存单元400，并且上述的N为正整数。
在本实施例中，移位暂存单元400包括双栅极晶体管电路410-430以及上拉控制电路440。详细来说，双栅极晶体管电路410耦接于驱动端P1及参考接地端VSS之间，双栅极晶体管电路410可以受控于后级输出信号G(n+1)。双栅极晶体管电路420耦接于输出端Pout及参考接地端VSS之间，双栅极晶体管电路420亦可受控于后级输出信号G(n+1)。另一方面，双栅极晶体管电路430耦接于时钟信号端Pclk及输出端Pout之间，双栅极晶体管电路430可以受控于驱动端P1上的驱动电压Q(n)。上拉控制电路440耦接至驱动端P1并接收起始脉冲信号ST，其中，本实施例的输出端Pout上的输出电压G(n)可以作为下一级的移位暂存单元中的起始脉冲信号，但本发明并不限于此。
值得一提的是，在图4中，各个双栅极晶体管电路410-430中分别可以包括双栅极晶体管DGT4_1-DGT4_3、二极管D1_1-D1_2、二极管D2_1-D2_2及二极管D3_1-D3_2。需注意到的是，本实施例的双栅极晶体管电路410-430可应用图1、2A、2B的双栅极晶体管电路100、200A或200B来实施，其相关动作细节在前述的实施例已有详尽的说明，在此则不多赘述。
图5示出本发明图4实施例的移位暂存单元的时序图。关于移位暂存单元400的操作细节，请同时参照图4及图5，详细来说，当移位暂存单元400操作于时间区间T1时，起始脉冲信号ST可以被设定为使能状态(例如是高电压电平)，在此同时，上拉控制电路440可以依据起始脉冲信号ST来拉升驱动电压Q(n)的电压值至电压电平VA，以使二极管D3_1可以被导通，并且双栅极晶体管DGT4_3的第二栅极G2上的栅极电压D3(n)的电压值亦可同时被拉升至电压电平VC，栅极电压D3(n)图中的虚线表示于时间区间T1时，驱动电压Q(n)的电压值大于电压电平VC。
接着，当移位暂存单元400操作于时间区间T1后的时间区间T2时，移位暂存单元400可以通过时钟信号端Pclk接收时钟信号CLK(或反相时钟信号XCLK)，其中，时钟信号CLK及反相时钟信号XCLK互为反相信号。具体来说，在时间区间T2中，驱动电压Q(n)及栅极电压D3(n)的电压值可以分别被进一步的拉升至电压电平VB及电压电平VD，以使二极管D3_1的阳极端具有足够的电压使其被导通。在此情况下，双栅极晶体管DGT4_3可以操作于工作状态，以使双栅极晶体管电路430可以依据时钟信号CLK来拉升输出端Pout上的输出电压G(n)。换言的，在本实施例中，当驱动电压Q(n)被设定为高电压电平时，栅极电压D3(n)同样可以被拉升至高电压电平，借此提升输出电压G(n)的输出能力。
特别一提的是，在本实施例中，当移位暂存单元400操作于时间区间T1及时间区间T2时，双栅极晶体管DGT4_1的栅极电压D1(n)及双栅极晶体管DGT4_2的栅极电压D2(n)的电压值分别可以被设定为低电压电平。换而言之，在时间区间T1及时间区间T2中，由于驱动电压Q(n)持续处于充电状态，同时，栅极电压D1(n)及栅极电压D2(n)的电压值分别处于低电压电平的状态下，本发明实施例可进一步的改善因双栅极晶体管DGT4_1及双栅极晶体管DGT4_2若使用非双栅极晶体管的漏电电流而导致驱动电压Q(n)及输出电压G(n)的电压电平下降的问题(如驱动电压Q(n)及输出电压G(n)图中的虚线所示)，栅极电压D1(n)及栅极电压D2(n)图中的虚线表示后级输出信号G(n+1)的电压值在时间区间T1及时间区间T2中小于栅极电压D1(n)及栅极电压D2(n)的示意。
接着，当移位暂存单元400操作于时间区间T2后的时间区间T3时，后级输出信号G(n+1)可以被设定为使能状态(例如是高电压电平)，在此同时，双栅极晶体管电路410可以依据后级输出信号G(n+1)来下拉驱动端P1上的驱动电压Q(n)。并且，双栅极晶体管电路420可以依据后级输出信号G(n+1)来下拉输出端Pout上的输出电压G(n)。
进一步来说，在时间区间T3中，双栅极晶体管DGT4_1的栅极电压D1(n)及双栅极晶体管DGT4_2的栅极电压D2(n)的电压值分别可以被设定为高电压电平。换而言之，当驱动电压Q(n)及输出电压G(n)欲调整或恢复为低电压电平的状态时，由于栅极电压D1(n)及栅极电压D2(n)的电压值处于高电压电平的状态下，以使双栅极晶体管电路410、420的下拉电压的能力可以被提升，进而使驱动电压Q(n)及输出电压G(n)下降至低电压电平所耗费的时间可以被缩短。
综上所述，本发明双栅极晶体管电路可以在操作于工作状态时，使双栅极晶体管的第一栅极及第二栅极之间具有相对大的正值的电压差，并且在双栅极晶体管电路操作于关闭(或闲置)状态时，使双栅极晶体管的第一栅极及第二栅极之间具有负值的电压差。如此一来，本发明的双栅极晶体管电路可以在工作状态时提升工作电流，并且在关闭(或闲置)状态时降低漏电电流，借此进一步的提升双栅极晶体管电路的工作效能。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (12)

1.一种双栅极晶体管电路，包括：
一双栅极晶体管，具有一第一栅极以及一第二栅极，该第一栅极接收一驱动信号；
一第一二极管，依据一第一极性方向串接在该第一栅极以及该第二栅极间；以及
一第二二极管，依据一第二极性方向串接在该第一栅极以及该第二栅极间，
其中，该第一极性方向与该第二极性方向相反。
2.如权利要求1所述的双栅极晶体管电路，其中，该第一二极管包括：
至少一第一晶体管，该至少一第一晶体管的控制端以及第一端共同耦接至该第一栅极，该至少一第一晶体管的第二端耦接至该第二栅极，该至少一第一晶体管为N型晶体管。
3.如权利要求2所述的双栅极晶体管电路，其中，该第二二极管包括：
至少一第二晶体管，该至少一第二晶体管的控制端以及第一端共同耦接至该第二栅极，该至少一第二晶体管的第二端耦接至该第一栅极，该至少一第二晶体管为N型晶体管。
4.如权利要求2所述的双栅极晶体管电路，其中，该第二二极管包括：
至少一第二晶体管，该至少一第二晶体管的控制端以及第一端共同耦接至该第一栅极，该至少一第二晶体管的第二端耦接至该第二栅极，该至少一第二晶体管为P型晶体管。
5.如权利要求1所述的双栅极晶体管电路，其中，当该驱动信号为正极性电压时，该第一二极管被导通，并使该双栅极晶体管的该第一栅极上的电压值大于该双栅极晶体管的该第二栅极上的电压值。
6.如权利要求1所述的双栅极晶体管电路，其中，当该驱动信号为负极性电压时，该第二二极管被导通，并使该双栅极晶体管的该第一栅极上的电压值小于该双栅极晶体管的该第二栅极上的电压值。
7.一种像素电路，包括：
如权利要求1-6中的任一项所述的双栅极晶体管电路，其中，该双栅极晶体管的第一端接收一数据信号；
一像素电容，耦接至该双栅极晶体管的第二端；以及
一存储电容，一端耦接至该双栅极晶体管的第二端，该存储电容的另一端接收一共用电压。
8.一种栅极驱动电路，包括：
多个移位暂存单元，串联耦接成一移位暂存电路，其中，第N级的移位暂存单元包括：
一第一双栅极晶体管电路，耦接在一驱动端以及一参考接地端间，受控于一后级输出信号以下拉该驱动端上的一驱动电压；
一第二双栅极晶体管电路，耦接在一输出端以及该参考接地端间，受控于一后级输出信号以下拉该输出端上的一输出电压；
一第三双栅极晶体管电路，耦接在一时钟信号端以及该输出端间，受控于该驱动电压以依据该时钟信号端上的一时钟信号来拉升该输出端上的该输出电压，
其中，该第一双栅极晶体管电路、该第二双栅极晶体管电路以及该第三双栅极晶体管电路的每一包括：
一双栅极晶体管，具有一第一栅极以及一第二栅极；
一第一二极管，依据一第一极性方向串接在该第一栅极以及该第二栅极间；以及
一第二二极管，依据一第二极性方向串接在该第一栅极以及该第一栅极间，
其中，该第一极性方向与该第二极性方向相反，该第一双栅极晶体管电路以及该第二双栅极晶体管电路的第一栅极接收该后级输出信号，该第三双栅极晶体管电路的第一栅极接收该驱动电压。
9.如权利要求8所述的栅极驱动电路，还包括：
一上拉控制电路，耦接至该驱动端，接收并依据一起始脉冲信号以拉升该驱动端上的该驱动电压的电压值。
10.如权利要求8所述的栅极驱动电路，其中，该第一二极管包括：
至少一第一晶体管，该至少一第一晶体管的控制端以及第一端共同耦接至该第一栅极，该至少一第一晶体管的第二端耦接至该第二栅极，该至少一第一晶体管为N型晶体管。
11.如权利要求10所述的栅极驱动电路，其中，该第二二极管包括：
至少一第二晶体管，该至少一第二晶体管的控制端以及第一端共同耦接至该第一栅极，该至少一第二晶体管的第二端耦接至该第二栅极，该至少一第二晶体管为P型晶体管。
12.如权利要求10所述的栅极驱动电路，其中，该第二二极管包括：
至少一第二晶体管，该至少一第二晶体管第一端耦接至该第一栅极，该至少一第二晶体管的控制端以及第二端共同耦接至该第二栅极，该至少一第二晶体管为N型晶体管。
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