CN109256423A - 一种氧化槽交替隔离型绝缘栅双极晶体管及其制备方法 - Google Patents
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- 230000003647 oxidation Effects 0.000 title claims abstract description 44
- 238000007254 oxidation reaction Methods 0.000 title claims abstract description 44
- 238000002360 preparation method Methods 0.000 title claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 111
- 239000000377 silicon dioxide Substances 0.000 claims description 87
- 229910052681 coesite Inorganic materials 0.000 claims description 84
- 229910052906 cristobalite Inorganic materials 0.000 claims description 84
- 229910052682 stishovite Inorganic materials 0.000 claims description 84
- 229910052905 tridymite Inorganic materials 0.000 claims description 84
- 229920002120 photoresistant polymer Polymers 0.000 claims description 45
- 239000002019 doping agent Substances 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 27
- 239000010408 film Substances 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 23
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical group [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 22
- 238000002347 injection Methods 0.000 claims description 22
- 239000007924 injection Substances 0.000 claims description 22
- 230000001590 oxidative effect Effects 0.000 claims description 21
- 230000034655 secondary growth Effects 0.000 claims description 21
- 229910052796 boron Inorganic materials 0.000 claims description 18
- 239000010409 thin film Substances 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 230000012010 growth Effects 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 238000005457 optimization Methods 0.000 abstract description 2
- 238000010276 construction Methods 0.000 description 8
- 238000011084 recovery Methods 0.000 description 8
- 230000001413 cellular effect Effects 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005404 monopole Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明公开了一种氧化槽交替隔离型绝缘栅双极晶体管，包括从上到下依次设置的包括从上到下依次设置的N+发射极区、P‑body区、N‑CS载流子存储区、N‑drift漂移区、N‑FS场截止区和P+集电极区；位于晶体管中间的N+发射极区内设置有Gate栅极区，位于晶体管中间的P‑body区上表面有与N+发射极区间隔设置的P+发射极区，靠近晶体管边缘的N‑FS场截止区的下表面还设置有N+集电极区，N+集电极区与位于晶体管边缘的P+集电极区间隔设置，靠近晶体管边缘的P+集电极区与N+集电极区之间开有氧化槽，本发明的晶体管通过多处优化设计使得器件在消除Snapback现象的同时恢复损耗也得到降低。
Description
技术领域
本发明属于电力半导体器件术领域，具体涉及一种氧化槽交替隔离型绝缘栅双极晶体管，还涉及该晶体管的制备方法。
背景技术
绝缘栅双极晶体管IGBT是复合了BJT优点的MOS型器件，集MOSFET的栅极电压控制特性和BJT的低导通特性于一身，具有输入阻抗大、驱动功率小、开关损耗低及工作频率高等特点，广泛应用于电力、交通、新能源等重点领域，发挥着重要的作用。在当前和未来电力电子系统中，是近乎理想的半导体大功率开关器件。
作为功率半导体器件中最重要的一员，IGBT等半导体功率器件及装置的创新一直是行业内追逐的热点，依托新结构及新材料提升器件性能和可靠性。逆导型IGBT(ReverseConducting IGBT，RC-IGBT)是将FWD与IGBT集成到一个芯片中，具有尺寸小、高功率密度、成本低、高可靠性等诸多优点，不足的是RC-IGBT在器件正向导通过程中存在Snapback问题，即器件在正向导通的过程中存在由单极型导电的MOS模式转换为双极型导电的IGBT模式，在器件导通曲线上出现了电压折回的现象，导致器件在并联使用过程中不能同时导通，进而会使得器件分流不均，进一步造成器件温度升高，严重时会烧毁器件可靠性得不到保障，进而限制了它的广泛应用。
目前所研发的RC-IGBT都在致力于无Snapback导通。除此之外，RC-IGBT还面临存在着在反向恢复过程中功耗(Err)过大的问题。
发明内容
本发明的目的是提供一种氧化槽交替隔离型绝缘栅双极晶体管，解决了现有晶体管存在Snapback现象、反向恢复过程中的功耗过大的问题。
本发明的目的还在于提供一种氧化槽交替隔离型绝缘栅双极晶体管的制备方法。
本发明所采用的第一种技术方案是，一种氧化槽交替隔离型绝缘栅双极晶体管，包括从上到下依次设置的N+发射极区、P-body区、N-CS载流子存储区、N-drift漂移区、N-FS场截止区和P+集电极区；
位于晶体管中间的P-body区上表面还设置有P+发射极区，晶体管中间的N+发射极区和P+发射极区相邻间隔设置；
位于晶体管中间的N+发射极区内设置有Gate栅极区，Gate栅极区依次穿过位于晶体管中间部分的P-body区和N-CS载流子存储区、Gate栅极区底面位于晶体管中间的N-drift漂移区内；
靠近晶体管边缘的N-FS场截止区的下表面还设置有N+集电极区，N+集电极区与位于晶体管边缘的P+集电极区间隔设置，靠近晶体管边缘的P+集电极区与N+集电极区之间开有氧化槽，氧化槽顶部穿过位于晶体管边缘的N-FS场截止区，氧化槽的顶部位于晶体管边缘的N-drift漂移区内。
本发明的特点还在于，
氧化槽内填充的介质为SiO2。
氧化槽的宽度为0.8-1μm，氧化槽的深度大于6μm。
氧化槽之间的P+集电极宽度大于N+集电极的宽度。
N+发射极区的掺杂浓度为6×1017cm-3-1×1020cm-3，厚度为0.5μm，掺杂剂为砷离子；
P+发射极区的掺杂浓度为5×1017cm-3-3×1019cm-3，厚度为1.0μm，掺杂剂为硼离子；
P-body区的掺杂浓度为8×1013cm-3-3×1017cm-3，厚度为2.5μm，掺杂剂为硼离子；
N-CS载流子存储区的掺杂浓度8×1013cm-3-1×1016cm-3，厚度为2.7μm，掺杂剂为砷离子，；
Gate栅极区的掺杂浓度为1×1021cm-3，宽度为0.8μm，深度为5.0μm，掺杂剂为多晶硅，栅氧化层的厚度为100nm；
N-drift漂移区的掺杂浓度8×1013cm-3，厚度为110μm，掺杂剂为磷离子；
N-FS场截止区的掺杂浓度为1×1016cm-3，厚度为1.2μm，掺杂剂为砷离子；
P+集电极区的掺杂浓度为5.0×1017cm-3，厚度为0.2μm，掺杂剂为硼离子；
N+集电极区的掺杂浓度为5.0×1019cm-3，厚度为0.2μm，掺杂剂为砷离子。
本发明所采用的第二种技术方案是，
一种氧化槽交替隔离型绝缘栅双极晶体管的制备方法，具体操作步骤如下：
步骤1、选取掺杂浓度均为8×1013cm-3数量级的N-型衬底材料，厚度为120μm-150μm；
步骤2、采用干-湿-干氧化法在衬底正面第一次生长一层SiO2薄膜，厚度为2μm-4μm；
步骤3、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤4、刻蚀SiO2及Si衬底，形成4μm-5μm深的沟槽；
步骤5、在O2环境下退火形成0.1μm-0.3μm厚的SiO2氧化层；
步骤6、淀积形成多晶硅填满沟槽，并刻蚀掉多余多晶硅、光刻胶和SiO2掩蔽层；
步骤7、采用干-湿-干氧化法在正面第二次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤8、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤9、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤10、进行砷离子注入、剂量为8×1013cm-3-1×1016cm-3，能量为30Kev-500Kev；
步骤11、进行硼离子注入，剂量为8×1013cm-3-3×1017cm-3，能量为30Kev-500Kev；
步骤12、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤13、采用干-湿-干氧化法在正面第三次生长一层薄膜SiO2薄膜，厚
度为2μm-4μm；
步骤14、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤15、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤16、进行硼离子注入，剂量为5×1017cm-3-3×1019cm-3，能量为30Kev-500Kev；
步骤17、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤18、采用干-湿-干氧化法在正面第四次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤19、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤20、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤21、进行砷离子注入、剂量为6×1017cm-3-1×1020cm-3，能量为30Kev-500Kev；
步骤22、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤23、将器件翻转，在背面第一次生长一层SiO2薄膜，厚度为2μm-4μm；
步骤24、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤25、刻蚀SiO2及Si衬底，形成6μm-8μm深的沟槽；
步骤26、生长二氧化硅，填充沟槽；
步骤27、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤28、采用干-湿-干氧化法在背面第二次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤29、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤30、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤31、进行砷离子注入、剂量为1×1016cm-3，能量为30Kev-500Kev；
步骤32、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤33、采用干-湿-干氧化法在背面第三次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤34、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤35、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤36、进行硼离子注入，剂量为5×1017cm-3-8.0×1017cm-3，能量为30Kev-500Kev；
步骤37、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤38、采用干-湿-干氧化法在背面第四次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤39、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤40、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤41、进行砷离子注入、剂量为5.0×1019cm-3-8.0×1019cm-3，能量为30Kev-500Kev；
步骤42、最后淀积金属电极，即制成双极型晶体管。
本发明的有益效果是，本发明的一种氧化槽交替隔离型绝缘栅双极晶体管相较常规结构，新结构利用交替的氧化槽消除了传统结构的Snapback现象，且恢复损耗大大降低。新结构中的IGBT区域采用宽元胞设计，同时IGBT区域与FWD区域的工艺完全兼容，没有额外引入光刻板。新结构中引入N-CS载流子存储区，由于N-CS载流子存储区的掺杂浓度高于N-漂移区，使得P-body与N-CS载流子存储区间的电位差得以增加，相当于增加一个空穴势垒，该势垒会阻碍空穴从N-漂移区顺利地进入P-body，使其在N-漂移区形成积累，使靠近发射极一侧的载流子浓度明显增大。新结构中引入了交替的氧化隔离槽，氧化槽结构在不增加工艺难度不引入额外光刻板的前提下消除了传统结构的Snapback问题，且恢复损耗得到降低。通过上述诸多改进，降低了RC-IGBT在逆向导通时P-body区的空穴注入效率和在IGBT模式工作时的导通压降。
附图说明
图1是传统结构的RC-IGBT器件纵向剖面图；
图2是传统结构的RC-IGBT正向导通时的Snapback图；
图3是本发明晶体管的器件纵向剖面图；
图4是本发明晶体管与传统RC-IGBT的反向恢复特性对比曲线；
图5是本发明晶体管的正向向阻断特性曲线；
图6是本发明晶体管的正向导通特性曲线；
图7是本发明晶体管的制作工艺示意图。
图中，1.N+发射极区，2.P+发射极区，3.P-body区，4.N-CS载流子存储区，5.Gate栅极区，6.N-drift漂移区，7.N-FS场截止区，8.氧化槽，9.P+集电极区，10.N+集电极区。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
一种氧化槽交替隔离型绝缘栅双极晶体管，如图3所示，包括从上到下依次设置的N+发射极区1、P-body区3、N-CS载流子存储区4、N-drift漂移区6、N-FS场截止区7和P+集电极区9；
位于晶体管中间的P-body区3上表面还设置有P+发射极区2，晶体管中间的N+发射极区1和P+发射极区2相邻间隔设置；
位于晶体管中间的N+发射极区1内设置有Gate栅极区5，Gate栅极区5依次穿过位于晶体管中间部分的P-body区3和N-CS载流子存储区4、Gate栅极区5底面位于晶体管中间的N-drift漂移区6内；
靠近晶体管边缘的N-FS场截止区7的下表面还设置有N+集电极区10，N+集电极区10与位于晶体管边缘的P+集电极区9间隔设置，靠近晶体管边缘的P+集电极区9与N+集电极区10之间开有氧化槽8，氧化槽8顶部穿过位于晶体管边缘的N-FS场截止区7，氧化槽8的顶部位于晶体管边缘的N-drift漂移区6内。
将晶体管划分为晶体管中间部分的IGBT区和晶体管边缘部分的FWD区，Gate栅极区5位于IGBT区内，氧化槽8位于FWD区内。
位于IGBT区的P-body区3、N-CS载流子存储区4、N-drift漂移区6和N-FS场截止区7、P+集电极区9、N+集电极区10分别与位于FWD区的P-body区3、N-CS载流子存储区4、N-drift漂移区6、N-FS场截止区7、P+集电极区9和N+集电极区10一一对应，厚度相同；IGBT区内有相邻间隔的N+发射极区1和P+发射极区2、FWD区只有N+发射极区1。
氧化槽8内填充的介质为SiO2。
氧化槽8的宽度为0.8-1μm，氧化槽8的深度大于6μm。
氧化槽之间的P+集电极的宽度大于N+集电极的宽度时，器件无Snapback现象。
N+发射极区的掺杂浓度为6×1017cm-3-1×1020cm-3，厚度为0.5μm，掺杂剂为砷离子；
P+发射极区的掺杂浓度为5×1017cm-3-3×1019cm-3，厚度为1.0μm，掺杂剂为硼离子；
P-body区的掺杂浓度为8×1013cm-3-3×1017cm-3，厚度为2.5μm，掺杂剂为硼离子；
N-CS载流子存储区的掺杂浓度8×1013cm-3-1×1016cm-3，厚度为2.7μm，掺杂剂为砷离子，；
Gate栅极区的掺杂浓度为1×1021cm-3，宽度为0.8μm，深度为5.0μm，掺杂剂为多晶硅，栅氧化层的厚度为100nm；
N-drift漂移区的掺杂浓度8×1013cm-3，厚度为110μm，掺杂剂为磷离子；
N-FS场截止区的掺杂浓度为1×1016cm-3，厚度为1.2μm，掺杂剂为砷离子；
P+集电极区的掺杂浓度为5.0×1017cm-3，厚度为0.2μm，掺杂剂为硼离子；
N+集电极区的掺杂浓度为5.0×1019cm-3，厚度为0.2μm，掺杂剂为砷离子。
传统RC-IGBT的结构从上到下依次设置有N+发射极、P-body区、N--Drift漂移区、N-Buffer缓冲层、N+集电极区和P+集电极区。
传统结构的RC-IGBT在导通的过程中存在由单极型导电模式时的小电流大电压过渡到双极性导电时的大电流小电压，导致了电压的突变，使得电流电压输出曲线上出现了Snapback效应，从而导致了一系列可靠性问题，导致RC-IGBT使用时器件分流不均，使得器件温度升高，严重时会烧毁器件，给电路带不安全的来隐患。
如图3所示，本发明的器件结构与传统结构相比，在器件结构上有多处优化改进。
本发明器件与传统结构器件的性能对比：
为了直观对比方便，在具有相同的工艺参数和结构尺寸的情况下，本发明结构的器件与现有RC-IGBT的N-层的掺杂浓度均为8×1013cm-3，两者的N+发射极掺杂浓度为6×1017cm-3-1×1020cm-3，P-body区的掺杂浓度为8×1013cm-3-3×1017cm-3，N+集电极的掺杂浓度为5.0×1019cm-3，P+集电极的掺杂浓度为5.0×1017cm-3。
如图4可以看出，本发明RC-IGBT的反向恢复峰值电流较传统结构的RC-IGB小了很多，经计算，相较于传统RC-IGBT，本发明的恢复峰值电流能减少约35％，反向恢复时间能减少约20％，反向恢复损耗能减少约30％。
如图5可以看出，本发明RC-IGBT的正向阻断电压满足1200V的设计要求，器件可靠性得到保证。
如图6可以看出，本发明RC-IGBT的正向导通过程中无Snapback问题，而常规结构存在Snapback问题。
本发明的另一个目的是提供一种低恢复RC-IGBT的制备方法，如图7所示，按照如下步骤实施：
步骤1、选取掺杂浓度均为8×1013cm-3数量级的N-型衬底材料，厚度为120μm-150μm；
步骤2、采用干-湿-干氧化法在衬底正面第一次生长一层SiO2薄膜，厚度为2μm-4μm；
步骤3、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤4、刻蚀SiO2及Si衬底，形成4μm-5μm深的沟槽；
步骤5、在O2环境下退火形成0.1μm-0.3μm厚的SiO2氧化层；
步骤6、淀积形成多晶硅填满沟槽，并刻蚀掉多余多晶硅、光刻胶和SiO2掩蔽层；
步骤7、采用干-湿-干氧化法在正面第二次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤8、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤9、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤10、进行砷离子注入、剂量为8×1013cm-3-1×1016cm-3，能量为30Kev-500Kev；
步骤11、进行硼离子注入，剂量为8×1013cm-3-3×1017cm-3，能量为30Kev-500Kev；
步骤12、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤13、采用干-湿-干氧化法在正面第三次生长一层薄膜SiO2薄膜，厚
度为2μm-4μm；
步骤14、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤15、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤16、进行硼离子注入，剂量为5×1017cm-3-3×1019cm-3，能量为30Kev-500Kev；
步骤17、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤18、采用干-湿-干氧化法在正面第四次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤19、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤20、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤21、进行砷离子注入、剂量为6×1017cm-3-1×1020cm-3，能量为30Kev-500Kev；
步骤22、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤23、将器件翻转，在背面第一次生长一层SiO2薄膜，厚度为2μm-4μm；
步骤24、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤25、刻蚀SiO2及Si衬底，形成6μm-8μm深的沟槽；
步骤26、生长二氧化硅，填充沟槽；
步骤27、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤28、采用干-湿-干氧化法在背面第二次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤29、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤30、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤31、进行砷离子注入、剂量为1×1016cm-3，能量为30Kev-500Kev；
步骤32、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤33、采用干-湿-干氧化法在背面第三次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤34、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤35、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤36、进行硼离子注入，剂量为5×1017cm-3-8.0×1017cm-3，能量为30Kev-500Kev；
步骤37、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤38、采用干-湿-干氧化法在背面第四次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤39、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤40、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤41、进行砷离子注入、剂量为5.0×1019cm-3-8.0×1019cm-3，能量为30Kev-500Kev；
步骤42、最后淀积金属电极，即制成了双极型晶体管。
本发明的关键参数是IGBT元胞的尺寸与FWD元胞的尺寸，除此之外还有半元胞里IGBT和FWD个数的选择，通过研究得到IGBT元胞个数为7时及器件半元胞尺寸为175μm时，器件拥有最优的特性。
本发明的有益效果是：本发明的结构在不增加工艺难度的基础上，新结构主要有以下特点：(1)新结构中的IGBT区域采用宽元胞设计，并与FWD区域分开设计；(2)新器件在设计时没有增加工艺难度也没有引入额外的光刻版，工艺上完全兼容；(3)新结构中采用氧化槽交替结构增加了P+集电极与N+集电极之间的电阻，氧化槽的宽度与沟槽栅宽度一样，工艺上不增加难度；通过上述多出改进，消除了Snapback现象并降低了恢复损耗。结果表明，相比于常规RC-IGBT，上述多处结构的优化设计可以让恢复损耗减少约30％，其反向恢复时间能减少约20％，反向恢复峰值电流能减少约35％。
Claims (6)
1.一种氧化槽交替隔离型绝缘栅双极晶体管，其特征在于，包括从上到下依次设置的N+发射极区(1)、P-body区(3)、N-CS载流子存储区(4)、N-drift漂移区(6)、N-FS场截止区(7)和P+集电极区(9)；
位于所述晶体管中间的P-body区(3)上表面还设置有P+发射极区(2)，所述晶体管中间的N+发射极区(1)和P+发射极区(2)相邻间隔设置；
位于所述晶体管中间的N+发射极区(1)内设置有Gate栅极区(5)，所述Gate栅极区(5)依次穿过位于晶体管中间部分的P-body区(3)和N-CS载流子存储区(4)、所述Gate栅极区(5)底面位于晶体管中间的N-drift漂移区(6)内；
靠近所述晶体管边缘的N-FS场截止区(7)的下表面还设置有N+集电极区(10)，所述N+集电极区(10)与位于晶体管边缘的P+集电极区(9)间隔设置，靠近所述晶体管边缘的P+集电极区(9)与N+集电极区(10)之间开有氧化槽(8)，所述氧化槽(8)顶部穿过位于晶体管边缘的N-FS场截止区(7)，所述氧化槽(8)的顶部位于晶体管边缘的N-drift漂移区(6)内。
2.根据权利要求1所述的一种氧化槽交替隔离型绝缘栅双极晶体管，其特征在于，所述氧化槽(8)内填充的介质为SiO2。
3.根据权利要求1所述的一种氧化槽交替隔离型绝缘栅双极晶体管，其特征在于，所述氧化槽(8)的宽度为0.8-1μm，氧化槽(8)的深度大于6μm。
4.根据权利要求1所述的一种氧化槽交替隔离型绝缘栅双极晶体管，其特征在于，氧化槽(8)之间的P+集电极的宽度大于N+集电极的宽度。
5.根据权利要求1所述的一种氧化槽交替隔离型绝缘栅双极晶体管，其特征在于：
所述N+发射极区(1)的掺杂浓度为6×1017cm-3-1×1020cm-3，厚度为0.5μm，掺杂剂为砷离子；
P+发射极区(2)的掺杂浓度为5×1017cm-3-3×1019cm-3，厚度为1.0μm，掺杂剂为硼离子；
P-body区(3)的掺杂浓度为8×1013cm-3-3×1017cm-3，厚度为2.5μm，掺杂剂为硼离子；
N-CS载流子存储区(4)的掺杂浓度8×1013cm-3-1×1016cm-3，厚度为2.7μm，掺杂剂为砷离子，；
Gate栅极区(5)的掺杂浓度为1×1021cm-3，宽度为0.8μm，深度为5.0μm，掺杂剂为多晶硅，栅氧化层的厚度为100nm；
N-drift漂移区(6)的掺杂浓度8×1013cm-3，厚度为110μm，掺杂剂为磷离子；
N-FS场截止区(7)的掺杂浓度为1×1016cm-3，厚度为1.2μm，掺杂剂为砷离子；
P+集电极区(9)的掺杂浓度为5.0×1017cm-3，厚度为0.2μm，掺杂剂为硼离子；
N+集电极区(10)的掺杂浓度为5.0×1019cm-3，厚度为0.2μm，掺杂剂为砷离子。
6.一种氧化槽交替隔离型绝缘栅双极晶体管的制备方法，其特征在于，具体操作步骤如下：
步骤1、选取掺杂浓度均为8×1013cm-3数量级的N-型衬底材料，厚度为120μm-150μm；
步骤2、采用干-湿-干氧化法在衬底正面第一次生长一层SiO2薄膜，厚度为2μm-4μm；
步骤3、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤4、刻蚀SiO2及Si衬底，形成4μm-5μm深的沟槽；
步骤5、在O2环境下退火形成0.1μm-0.3μm厚的SiO2氧化层；
步骤6、淀积形成多晶硅填满沟槽，并刻蚀掉多余多晶硅、光刻胶和SiO2掩蔽层；
步骤7、采用干-湿-干氧化法在正面第二次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤8、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤9、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤10、进行砷离子注入、剂量为8×1013cm-3-1×1016cm-3，能量为30Kev-500Kev；
步骤11、进行硼离子注入，剂量为8×1013cm-3-3×1017cm-3，能量为30Kev-500Kev；
步骤12、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤13、采用干-湿-干氧化法在正面第三次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤14、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤15、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤16、进行硼离子注入，剂量为5×1017cm-3-3×1019cm-3，能量为30Kev-500Kev；
步骤17、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤18、采用干-湿-干氧化法在正面第四次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤19、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤20、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤21、进行砷离子注入、剂量为6×1017cm-3-1×1020cm-3，能量为30Kev-500Kev；
步骤22、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤23、将器件翻转，在背面第一次生长一层SiO2薄膜，厚度为2μm-4μm；
步骤24、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤25、刻蚀SiO2及Si衬底，形成6μm-8μm深的沟槽；
步骤26、生长二氧化硅，填充沟槽；
步骤27、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤28、采用干-湿-干氧化法在背面第二次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤29、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤30、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤31、进行砷离子注入、剂量为1×1016cm-3，能量为30Kev-500Kev；
步骤32、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤33、采用干-湿-干氧化法在背面第三次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤34、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤35、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤36、进行硼离子注入，剂量为5×1017cm-3-8.0×1017cm-3，能量为30Kev-500Kev；
步骤37、刻蚀掉剩余光刻胶和SiO2掩蔽层；
步骤38、采用干-湿-干氧化法在背面第四次生长一层薄膜SiO2薄膜，厚度为2μm-4μm；
步骤39、涂抹并刻蚀光刻胶，使得部分SiO2表面裸露出来；
步骤40、刻蚀掉不需要的SiO2，露出需要进行离子注入的区域；
步骤41、进行砷离子注入、剂量为5.0×1019cm-3-8.0×1019cm-3，能量为30Kev-500Kev；
步骤42、最后淀积金属电极，即制成双极型晶体管。
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |