CN109243993A - 半导体芯片、半导体芯片电性测试电路及方法 - Google Patents
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Abstract
本公开提供了一种半导体芯片、半导体芯片电性测试电路及方法，属于半导体技术领域。该半导体芯片包括：第一电连接点，用于连接开尔文测试电路的驱动电源的第一极；第二电连接点，用于连接所述开尔文测试电路的检测装置的第一端；其中，所述第一电连接点与所述第二电连接点在所述半导体芯片内部相互导通，所述驱动电源的第一极与所述检测装置的第一端处于所述开尔文测试电路的同一侧。本公开可以消除半导体芯片外部的接触电阻及传输电阻对电性测试的影响，提高测试的精确度。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体芯片、半导体芯片电性测试电路及方法。
背景技术
在半导体制造工艺中，对未切割的晶圆(Wafer)上的半导体芯片进行电性测试，以及对封装后的半导体芯片进行电性测试，是必不可少的环节。前者称为CP测试(CircuitProbing)，后者称为FT测试(Final Test)。
在现有的CP测试中，如图1所示，通常由测试机引出探针卡，探针卡上的探针接触半导体芯片上的焊垫(Pad)，测试机通过探针对半导体芯片施加驱动信号，并记录感应信号，得到半导体芯片的电性曲线；在现有的FT测试中，如图2所示，通常由测试机引出载板(Load Board)，载板引出插座(Socket)，测试机通过插座接触半导体芯片的引脚，以施加驱动信号，并记录感应信号，得到半导体芯片的电性曲线。可见，在上述两种测试中，测试机与半导体芯片之间均经过了多个传导介质，然而引入传导介质将导致额外的接触电阻，例如芯片与探针之间、探针与测试机之间、芯片与插座之间、插座与载板之间的接触电阻等，并且传导介质以及导线本身也存在传输电阻，这些电阻都可能影响实际作用于芯片上的驱动信号以及测试机所记录的感应信号，从而导致电性测试的精确度降低。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种半导体芯片、半导体芯片电性测试电路及方法，进而至少在一定程度上克服现有的半导体芯片电性测试无法达到高精确度的问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供一种半导体芯片，包括：第一电连接点，用于连接开尔文测试电路的驱动电源的第一极；第二电连接点，用于连接所述开尔文测试电路的检测装置的第一端；其中，所述第一电连接点与所述第二电连接点在所述半导体芯片内部相互导通，所述驱动电源的第一极与所述检测装置的第一端处于所述开尔文测试电路的同一侧。
在本公开的一种示例性实施例中，还包括：第三电连接点，用于连接所述驱动电源的第二极；第四电连接点，用于连接所述检测装置的第二端；其中，所述第三电连接点与所述第四电连接点在所述半导体芯片内部相互导通。
在本公开的一种示例性实施例中，所述半导体芯片为封装芯片，所述第一电连接点为第一驱动引脚，所述第二电连接点为第一感测引脚。
在本公开的一种示例性实施例中，所述封装芯片还包括：第一焊垫，用于分别连接所述第一驱动引脚与第一感测引脚。
在本公开的一种示例性实施例中，所述封装芯片还包括：第二驱动引脚，用于连接所述驱动电源的第二极；第二感测引脚，用于连接所述检测装置的第二端；第二焊垫，用于分别连接所述第二驱动引脚与第二感测引脚。
在本公开的一种示例性实施例中，所述第一焊垫包括第一驱动焊垫与第一感测焊垫；所述第二焊垫包括第二驱动焊垫与第二感测焊垫；所述第一驱动引脚、第一感测引脚、第二驱动引脚与第二感测引脚分别连接所述第一驱动焊垫、第一感测焊垫、第二驱动焊垫与第二感测焊垫；其中，所述第一驱动焊垫与第一感测焊垫在所述封装芯片内部相互导通，所述第二驱动焊垫与第二感测焊垫也在所述封装芯片内部相互导通。
在本公开的一种示例性实施例中，所述半导体芯片为晶圆上的一待测芯片，所述第一电连接点为所述待测芯片上的驱动焊垫，所述第二电连接点为所述待测芯片上的感测焊垫。
在本公开的一种示例性实施例中，所述驱动焊垫为第一驱动焊垫，所述感测焊垫为第一感测焊垫；所述待测芯片还包括：第二驱动焊垫，用于连接所述驱动电源的第二极；第二感测焊垫，用于连接所述检测装置的第二端；其中，所述第一驱动焊垫与第一感测焊垫在所述待测芯片内部相互导通，所述第二驱动焊垫与第二感测焊垫也在所述待测芯片内部相互导通。
根据本公开的一个方面，提供一种半导体芯片电性测试电路，包括：待测芯片；驱动电源，其第一极连接所述待测芯片的第一电连接点，形成开尔文测试电路的驱动回路；检测装置，其第一端连接所述待测芯片的第二电连接点，形成所述开尔文测试电路的感测回路；其中，所述第一电连接点与所述第二电连接点在所述待测芯片内部相互导通，所述驱动电源的第一极与所述检测装置的第一端处于所述开尔文测试电路的同一侧。
在本公开的一种示例性实施例中，所述待测芯片还包括第三电连接点与第四电连接点；所述第三电连接点连接所述驱动电源的第二极；所述第四电连接点连接所述检测装置的第二端；其中，所述第三电连接点与所述第四电连接点在所述待测芯片内部相互导通。
在本公开的一种示例性实施例中，所述感测回路的总电阻大于10MΩ。
根据本公开的一个方面，提供一种半导体芯片电性测试方法，包括：将驱动电源的第一极连接待测芯片的第一电连接点，形成开尔文测试电路的驱动回路；将检测装置的第一端连接所述待测芯片的第二电连接点，形成所述开尔文测试电路的感测回路；根据所述检测装置检测到的感应信号调节所述驱动电源输出的驱动信号；根据所述感应信号及所述驱动信号得到所述待测芯片的电性参数或电性曲线；其中，所述第一电连接点与所述第二电连接点在所述待测芯片内部相互导通，所述驱动电源的第一极与所述检测装置的第一端处于所述开尔文测试电路的同一侧。
在本公开的一种示例性实施例中，所述驱动电源包括驱动电流源，所述检测装置包括电压检测装置；所述根据所述检测装置检测到的感应信号调节所述驱动电源输出的驱动信号包括：根据所述电压检测装置检测到的电压信号调节所述驱动电流源输出的电流信号，使所述电压信号达到所述待测芯片的工作电压值；所述根据所述感应信号及所述驱动信号得到所述待测芯片的电性参数或电性曲线包括：根据所述电压信号及所述电流信号得到所述待测芯片的I-V曲线。
本公开的示例性实施例具有以下有益效果：
半导体芯片上设置第一电连接点与第二电连接点，分别连接开尔文测试电路的驱动电源的第一极与检测装置的第一端。一方面，通过与驱动电源及检测装置的特定方式连接，实现了开尔文测试，并且开尔文连接点在半导体芯片内部，因此能够准确测定半导体芯片内部的电性，消除测试机到半导体芯片内部的接触电阻及传输电阻的影响，提高电性测试的精确度。另一方面，本示例性实施例的半导体芯片结构简单，在工艺上较为易于实现，具有较强的适用性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出现有的半导体芯片CP测试示意图；
图2示出现有的半导体芯片FT测试示意图；
图3示出相关的一种半导体芯片电性测试示意图；
图4a示出本示例性实施例中一种半导体芯片的示意图；
图4b示出本示例性实施例中另一种半导体芯片的示意图；
图5a示出本示例性实施例中第一种半导体封装芯片的示意图；
图5b示出本示例性实施例中第二种半导体封装芯片的示意图；
图5c示出本示例性实施例中第三种半导体封装芯片的示意图；
图5d示出本示例性实施例中第四种半导体封装芯片的示意图；
图5e示出本示例性实施例中第五种半导体封装芯片的示意图；
图6a示出本示例性实施例中第一种半导体晶圆芯片的示意图；
图6b示出本示例性实施例中第二种半导体晶圆芯片的示意图；
图7a示出本示例性实施例中一种半导体电性测试电路的示意图；
图7b示出本示例性实施例中另一种半导体电性测试电路的示意图；
图8示出本示例性实施例中一种半导体芯片电性测试方法的流程图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
需要说明的是，本公开中，用语“包括”、“设置”用以表示开放式的包括在内的意思，并且是指除了列出的要素、组成部分等之外还可存在另外的要素、组成部分等；用语“第一”、“第二”等仅作为标记使用，不是对其对象数量或顺序的限制。
相关技术的一种方案中，是通过开尔文测试电路对半导体芯片进行电性测试的。开尔文测试是指通过开尔文双电桥的连接方式，在待测元件的两侧分别形成驱动(Force)与感测(Sense)的双线连接，驱动线与感测线的汇合点为开尔文连接点，感测回路所测得的电性参数为开尔文连接点之间的参数。如图3所示，同一插座或探针接触芯片后，在前端的载板或探针卡位置分为驱动线与感测线的双线，从而在双线的汇合点，即开尔文连接点(图中P点)之后实现了开尔文测试，能够消除开尔文连接点之前的电阻的影响，例如测试机内部电阻、测试机与载板或探针卡之间的接触电阻、开尔文连接点之前的导线传输电阻等。然而，在该方案中，开尔文连接点位于芯片之外的载板或探针卡位置，对于开尔文连接点之后的误差电阻，例如芯片与插座或探针之间的接触电阻、插座或探针的传输电阻等，则无法消除其影响，因此对于半导体芯片的电性测试仍然难以达到理想的精确度。
鉴于上述问题，本公开的示例性实施例首先提供了一种半导体芯片，可以用于半导体芯片的电性测试。参考图4a所示，该半导体芯片410可以包括第一电连接点411与第二电连接点412，第一电连接点411用于连接开尔文测试电路420的驱动电源421的第一极，第二电连接点412用于连接开尔文测试电路420的检测装置422的第一端；其中，第一电连接点411与第二电连接点412可以在半导体芯片410内部相互导通，驱动电源421的第一极与检测装置422的第一端可以处于开尔文测试电路420的同一侧。
电连接点是指半导体芯片上设置的用于外部装置与芯片内部器件形成电连接的点，例如封装芯片的引脚、未封装芯片的焊垫等。驱动电源421可以是电流源，也可以是电压源。当驱动电源421为直流电源时，其第一极可以是正极，也可以是负极。检测装置422可以是电性测试装置，例如电压表、电流表、示波器、测试机内部的测试模块等，通常设置有两端，例如电压表、电流表等都具有两端，当驱动电源421的第一极是正极时，检测装置422的第一端可以是高电位端。第一电连接点411与第二电连接点412在半导体芯片410内部相互导通是指两个电连接点对应于半导体芯片410内部的同一器件的同一功能区，可视为等效点，例如第一电连接点411与第二电连接点412可以是MOSFET(金属氧化物半导体场效应晶体管)器件的同一源极引出的两个电连接点。第一电连接点411连接驱动电源421，形成了开尔文测试电路的驱动回路，第二电连接点412连接检测装置422，形成了开尔文测试电路的感测回路。由于第一电连接点411与第二电连接点412相互导通，驱动回路与感测回路在第一电连接点411与第二电连接点412处相交，从而形成了开尔文连接点，更具体的，由于检测装置422连接到半导体芯片410的位置是第二电连接点412，因此本实施例中可以将第二电连接点412视为开尔文连接点。
在不同测试中，第一电连接点411与第二电连接点412可以互换角色，即同一电连接点在一次测试中可以连接驱动电源，在另一次测试中可以连接检测装置，本实施例对此不做特别限定。
驱动电源421的第二极与检测装置422的第二端处于开尔文测试电路420的另一侧，可以接地，也可以连接到半导体芯片410的其他位置。
图4a所示为用于单端开尔文测试的半导体芯片410，单端开尔文测试是指利用开尔文测试电路测试半导体芯片410中的一点或一个部位相对于接地点的电性。其中驱动电源421的第二极与检测装置422的第二端接地，则半导体芯片410内部可以具有接地点，例如MOSFET的漏极可以接地，在接地点形成了另一开尔文连接点，检测装置422可以测试半导体芯片410的第二电连接点412与接地点之间的电性，也即半导体芯片410内部的电性。
图4b所示为用于双端开尔文测试的半导体芯片410，双端开尔文测试是指利用开尔文测试电路测试半导体芯片410中的两点或两个部位之间的电性。参考图4b所示，在一示例性实施例中，半导体芯片410还可以包括第三电连接点413与第四电连接点414；第三电连接点413用于连接驱动电源421的第二极；第四电连接点414用于连接检测装置422的第二端；其中，第三电连接点413与第四电连接点414可以在半导体芯片410内部相互导通。
第二电连接点412与第四电连接点414处形成了两个开尔文连接点，检测装置422可以测试半导体芯片410的第二电连接点412与第四电连接点414之间的电性。
基于上述说明，在本示例性实施例中，半导体芯片上设置第一电连接点与第二电连接点，分别连接开尔文测试电路的驱动电源的第一极与检测装置的第一端。一方面，通过与驱动电源及检测装置的特定方式连接，实现了开尔文测试，并且开尔文连接点在半导体芯片内部，因此能够准确测定半导体芯片内部的电性，消除测试机到半导体芯片内部的接触电阻及传输电阻的影响，提高电性测试的精确度。另一方面，本示例性实施例的半导体芯片结构简单，在工艺上较为易于实现，具有较强的适用性。
在一示例性实施例中，参考图5a所示，半导体芯片可以是封装芯片510，上述第一电连接点可以是封装芯片510的第一驱动引脚511，连接开尔文测试电路520的驱动电源521的第一极，上述第二电连接点可以是封装芯片510的第二驱动引脚512，连接开尔文测试电路520的驱动电源522的第一端。由于第一电连接点与第二电连接点在封装芯片510内部相互导通，即第一驱动引脚511与第二驱动引脚512在封装芯片510内部相互导通，则开尔文连接点可以形成于封装芯片510内部导通的位置，消除第一驱动引脚511或第二驱动引脚512连接到封装芯片510内部所引起的接触电阻与传输电阻，提高封装芯片510电性测试的精确度。
如图5a所示，驱动电源521的第二极与检测装置522的第二端可以接地。如图5b所示，驱动电源521的第二极与检测装置522的第二端也可以连接到封装芯片510的其他位置，例如图5b所示，封装芯片510还可以包括第二驱动引脚513与第二感测引脚514，驱动电源521的第二极与检测装置522的第二端分别连接到第二驱动引脚513与第二感测引脚514，检测装置522可以测试封装芯片510内部的电性。
在一示例性实施例中，参考图5c所示，封装芯片510还可以包括第一焊垫515，用于分别连接第一驱动引脚511与第一感测引脚512。第一焊垫515是指封装芯片510内部的测试点，可用于电性测试或引线焊接的焊垫。第一焊垫515与第一驱动引脚511、第一感测引脚512之间可以通过导线连接，也可以通过导电材料填充物、延伸到芯片内部的金属片等方式形成连接，本实施例对此不做特别限定。第一焊垫515通过连接第一驱动引脚511与第一感测引脚512，进而间接的连接到驱动电源521的第一极与检测装置522的第一端，从而在第一焊垫515处形成了开尔文连接点，检测装置522可以测试第一焊垫515与接地点之间的电性。
进一步的，参考图5d所示，封装芯片510还可以包括：第二驱动引脚513、第二感测引脚514与第二焊垫517；第二驱动引脚513用于连接驱动电源521的第二极，第二感测引脚514用于连接检测装置522的第二端，第二焊垫517用于分别连接第二驱动引脚513与第二感测引脚514。则在第一焊垫515与第二焊垫517处分别形成了开尔文连接点，检测装置522可以测试第一焊垫515与第二焊垫517之间的电性，从而进一步明确了电性测试的目标范围，消除了外部电阻的影响。
更进一步的，参考图5e所示，第一焊垫可以包括第一驱动焊垫515与第一感测焊垫516，第二焊垫可以包括第二驱动焊垫517与第二感测焊垫518；第一驱动引脚511、第一感测引脚512、第二驱动引脚513与第二感测引脚514可以分别连接第一驱动焊垫515、第一感测焊垫516、第二驱动焊垫517与第二感测焊垫518；其中，第一驱动焊垫515与第一感测焊垫516在封装芯片510内部相互导通，第二驱动焊垫517与第二感测焊垫518也在封装芯片510内部相互导通。
第一驱动焊垫515与第一感测焊垫516在封装芯片510内部相互导通是指两个焊垫对应于封装芯片510内部的同一器件的同一功能区，可视为等效点，因此可以在第一驱动焊垫515或第一感测焊垫516处形成开尔文连接点。更具体的，由于检测装置522连接到封装芯片510的位置是第一感测焊垫516，因此本实施例中可以将第一感测焊垫516视为开尔文连接点。同理，第二感测焊垫518可以是另一个开尔文连接点。检测装置522可以测试第一感测焊垫516与第二感测焊垫518之间的电性。
通过设置四个焊垫，每个焊垫分别连接一个引脚，可以进一步降低焊垫与引脚连接在工艺上实现的难度。
应当理解，本实施例的封装芯片也可以仅包含上述四个焊垫中的任意三个，例如第一焊垫只有1个，第二焊垫包括第二驱动焊垫与第二感测焊垫，则第一驱动引脚与第一感测引脚可以同时连接到第一焊垫，第二驱动引脚与第二感测引脚可以分别连接到第二驱动焊垫与第二感测焊垫；又例如第一焊垫包括第一驱动焊垫与第一感测焊垫，第二焊垫只有1个，则第一驱动引脚与第一感测引脚可以分别连接到第一驱动焊垫与第一感测焊垫，第二驱动引脚与第二感测引脚可以同时连接到第二焊垫等等。本实施例对此不做特别限定。
需要说明的是，上述各实施例中，第一驱动引脚511、第一感测引脚512、第二驱动引脚513与第二感测引脚514为封装芯片510外部相互分立的引脚，相互之间不接触，因此封装芯片510的外部并没有形成开尔文连接点，开尔文连接点形成于封装芯片510的内部。此外，在不同测试中，第一驱动引脚511与第一感测引脚512可以互换角色，第二驱动引脚513与第二感测引脚514也可以互换角色，即同一个引脚在一次测试中可以是驱动引脚，在另一次测试中可以是感测引脚，本实施例对此不做特别限定。
需要补充的是，为了保证开尔文连接点精确定位在封装芯片内部的待测位置，从各引脚到该待测位置之间的连接介质(如导电引线、导电材料填充物等)之间应当保持绝缘，例如可以用绝缘材料填充物进行固定间隔，以减少开尔文连接点发生移动的情况，降低误差电阻。
在一示例性实施例中，参考图6a所示，半导体芯片为晶圆610上的一待测芯片620，第一电连接点可以是待测芯片620上的驱动焊垫621，第二电连接点可以是待测芯片620上的感测焊垫622。
其中，驱动焊垫621连接开尔文测试电路的驱动电源630的第一极，感测焊垫622连接开尔文测试电路的检测装置640的第一端，对于晶圆610上的待测芯片620，上述连接通常是通过探针实现的。由于第一电连接点与第二电连接点在待测芯片620内部相互导通，即驱动焊垫621与感测焊垫622在待测芯片620内部相互导通，则开尔文连接点可以形成于待测芯片620内部导通的位置，从而能够消除探针与焊垫的接触电阻以及探针本身的传输电阻，提高待测芯片620电性测试的精确度。
如图6a所示，驱动电源630的第二极与检测装置640的第二端可以接地。如图6b所示，驱动电源630的第二极与检测装置640的第二端也可以连接到待测芯片620的其他位置。在一示例性实施例中，如图6b所示，驱动焊垫可以是第一驱动焊垫621，感测焊垫可以是第一感测焊垫622，待测芯片620还可以包括第二驱动焊垫623与第二感测焊垫624；第二驱动焊垫，用于连接驱动电源630的第二极，第二感测焊垫用于连接检测装置640的第二端；其中，第一驱动焊垫621与第一感测焊垫622可以在待测芯片620内部相互导通，第二驱动焊垫623与第二感测焊垫624也可以在待测芯片620内部相互导通。则可以在第一感测焊垫622与第二感测焊垫624处形成开尔文连接点，检测装置640可以测试待测芯片620内部第一感测焊垫622与第二感测焊垫624之间区域的电性。
需要说明的是，在上述各实施例中，无论是封装芯片，还是晶圆上的待测芯片，其焊垫或引脚数量都不限于上述的具体数目。例如在同一半导体芯片中，可能存在多个器件或功能区，每个器件或功能区都可以有一组对应的第一焊垫与第二焊垫(或驱动焊垫与感测焊垫)，且可能存在其他功能的焊垫，则该芯片的焊垫数量可以是不小于2的任意数目。类似的，对于封装芯片，每个器件或功能区都可以有一组对应的第一驱动引脚与第一感测引脚，且可能存在其他功能的引脚，则引脚数量也可以是不小于2的任意数目。本公开的示例实施方式对此不做特别限定。
本公开的示例性实施例还提供了一种半导体芯片电性测试电路，可以用于对封装芯片进行FT测试，以及对于晶圆上的待测芯片进行CP测试。参考图7a所示，该电路700可以包括：待测芯片710、驱动电源720与检测装置730；驱动电源720的第一极可以连接待测芯片710的第一电连接点711，形成开尔文测试电路的驱动回路；检测装置的第一端可以连接待测芯片710的第二电连接点712，形成开尔文测试电路的感测回路；其中，第一电连接点711与第二电连接点712可以在待测芯片内部710相互导通，驱动电源720的第一极与检测装置730的第一端可以处于开尔文测试电路的同一侧。由于第一电连接点711与第二电连接点712相互导通，驱动回路与感测回路在第一电连接点711与第二电连接点712处相交，从而形成了开尔文连接点，更具体的，由于检测装置730连接到待测芯片710的位置是第二电连接点712，因此本实施例中可以将第二电连接点712视为开尔文连接点。
如图7a所示，驱动电源720的第二极与检测装置730的第二端可以接地，则检测装置730测试待测芯片710的第二电连接点712与接地端之间的电性，也即待测芯片710内部的电性。在其他情况下，驱动电源720的第二极与检测装置730的第二端也可以连接到待测芯片710的其他位置。
在一示例性实施例中，参考图7b所示，待测芯片710还可以包括第三电连接点713与第四电连接点714；第三电连接点713连接驱动电源720的第二极，第四电连接点714连接检测装置730的第二端，其中，第三电连接点713与第四电连接点714在待测芯片710内部相互导通。第二电连接点712与第四电连接点714处形成了两个开尔文连接点，检测装置730可以测试待测芯片710的第二电连接点712与第四电连接点714之间的电性。
在一示例性实施例中，感测回路的总电阻可以大于10MΩ。在实际测试中，感测回路的导线存在寄生电阻，在有电流通过的情况下，可能产生一定的电压降，影响待测芯片电性测试的精确度，因此需要降低感测回路导线的电压降。具体而言，可以在感测回路中串联较大的电阻。通常当感测回路的总电阻大于10MΩ，相对于待测芯片的电阻，感测回路的总电阻可视为无穷大，理论上可以认为感测回路中的电流近似为零，则导线上的电压降也近似为零，在此情况下进行电性测试具有较高的精确度。
在一示例性实施例中，驱动电源可以是驱动电流源，检测装置可以是电压检测装置。驱动电流源输出的电流即流经待测芯片内部的电流，电压检测装置检测到的电压即待测芯片内部的电压降，通过记录这两个参数的数值或曲线，可以得到待测芯片的电阻或I-V曲线。
参考上述图7a与图7b所示，检测装置730还可以对驱动电源720形成反馈，当检测装置730检测到的电性参数值超过或不足待测芯片的工作参数时，可以调节驱动电源720的功率，使施加于待测芯片710的驱动信号处于其工作参数的区间，从而得到该区间内的电性测试结果。
本公开的示例性实施例还提供了一种半导体芯片电性测试方法，参考图8所示，该方法可以包括以下步骤：
步骤S810，将驱动电源的第一极连接待测芯片的第一电连接点，形成开尔文测试电路的驱动回路。
步骤S820，将检测装置的第一端连接待测芯片的第二电连接点，形成开尔文测试电路的感测回路。
步骤S830，根据检测装置检测到的感应信号调节驱动电源输出的驱动信号。
步骤S840，根据感应信号及驱动信号得到待测芯片的电性参数或电性曲线。
其中，第一电连接点与第二电连接点在待测芯片内部相互导通，驱动电源的第一极与检测装置的第一端处于开尔文测试电路的同一侧。
驱动电源可以是电流源，也可以是电压源。当驱动电源为直流电源时，其第一极可以是正极，也可以是负极。检测装置可以是电性测试装置，例如电压表、电流表、示波器、测试机内部的测试模块等，通常设置有两端，例如电压表、电流表等都具有两端，当驱动电源的第一极是正极时，检测装置的第一端可以是高电位端。待测芯片的第一电连接点或第二电连接点可以形成第一开尔文连接点。在驱动电源的第二极与检测装置的第二端接地的情况下，接地端形成第二开尔文连接点，则检测装置检测到的感应信号可以是待测芯片的第一电连接点或第二电连接点对地的响应信号，也即待测芯片内部输出的实际信号；在驱动电源的第二极与检测装置的第二端连接到待测芯片的其他电连接点的情况下，该其他电连接点可以形成第二开尔文连接点，则检测装置检测到的感应信号可以是待测芯片的两电连接点之间的响应信号，也即待测芯片内部输出的实际信号。因此可以根据感应信号调节驱动信号，使感应信号达到理想的水平，从而综合驱动信号与感应信号，可以得到待测芯片内部的电性参数或电性曲线，实现准确的电性测试。
在一示例性实施例中，可以将驱动电源的第一极与第二极分别连接待测芯片的第一电连接点与第三电连接点，形成开尔文测试电路的驱动回路，并将检测装置的第一端与第二端分别连接待测芯片的第二电连接点与第四电连接点，形成开尔文测试电路的感测回路。则检测装置可以测试待测芯片的第二电连接点与第四电连接点之间的电性，也即待测芯片的内部电性。
在一示例性实施例中，驱动电源可以包括驱动电流源，检测装置可以包括电压检测装置；则步骤S830可以通过以下步骤实现：根据电压检测装置检测到的电压信号调节驱动电流源输出的电流信号，使电压信号达到待测芯片的工作电压值；相应的，步骤S840可以通过以下步骤实现：根据电压信号及电流信号得到待测芯片的I-V曲线。
其中，工作电压值可以是一个具体的数值，也可以是一段时间-电压曲线，通过记录每一时刻驱动电流源输出的电流信号以及电压检测装置检测到的电压信号，可以绘制待测芯片的I-V曲线，I-V曲线是半导体芯片电性的主要表现形式之一。基于I-V曲线，还可以计算待测芯片的其他电性参数，例如电阻、电容、电感等，本实施例对于电性测试结果的具体形式不做特别限定。
需要说明的是，附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个软件硬化的模块中实现这些功能实体或功能实体的一部分，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理，并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围的情况下进行各种修改和改变。本公开的范围仅由所附的权利要求来限。
Claims (13)
1.一种半导体芯片，其特征在于，包括：
第一电连接点，用于连接开尔文测试电路的驱动电源的第一极；
第二电连接点，用于连接所述开尔文测试电路的检测装置的第一端；
其中，所述第一电连接点与所述第二电连接点在所述半导体芯片内部相互导通，所述驱动电源的第一极与所述检测装置的第一端处于所述开尔文测试电路的同一侧。
2.根据权利要求1所述的半导体芯片，其特征在于，还包括：
第三电连接点，用于连接所述驱动电源的第二极；
第四电连接点，用于连接所述检测装置的第二端；
其中，所述第三电连接点与所述第四电连接点在所述半导体芯片内部相互导通。
3.根据权利要求1所述的半导体芯片，其特征在于，所述半导体芯片为封装芯片，所述第一电连接点为第一驱动引脚，所述第二电连接点为第一感测引脚。
4.根据权利要求3所述的半导体芯片，其特征在于，所述封装芯片还包括：
第一焊垫，用于分别连接所述第一驱动引脚与第一感测引脚。
5.根据权利要求4所述的半导体芯片，其特征在于，所述封装芯片还包括：
第二驱动引脚，用于连接所述驱动电源的第二极；
第二感测引脚，用于连接所述检测装置的第二端；
第二焊垫，用于分别连接所述第二驱动引脚与第二感测引脚。
6.根据权利要求5所述的半导体芯片，其特征在于，
所述第一焊垫包括第一驱动焊垫与第一感测焊垫；
所述第二焊垫包括第二驱动焊垫与第二感测焊垫；
所述第一驱动引脚、第一感测引脚、第二驱动引脚与第二感测引脚分别连接所述第一驱动焊垫、第一感测焊垫、第二驱动焊垫与第二感测焊垫；
其中，所述第一驱动焊垫与第一感测焊垫在所述封装芯片内部相互导通，所述第二驱动焊垫与第二感测焊垫也在所述封装芯片内部相互导通。
7.根据权利要求1所述的半导体芯片，其特征在于，所述半导体芯片为晶圆上的一待测芯片，所述第一电连接点为所述待测芯片上的驱动焊垫，所述第二电连接点为所述待测芯片上的感测焊垫。
8.根据权利要求7所述的半导体芯片，其特征在于，所述驱动焊垫为第一驱动焊垫，所述感测焊垫为第一感测焊垫；所述待测芯片还包括：
第二驱动焊垫，用于连接所述驱动电源的第二极；
第二感测焊垫，用于连接所述检测装置的第二端；
其中，所述第一驱动焊垫与第一感测焊垫在所述待测芯片内部相互导通，所述第二驱动焊垫与第二感测焊垫也在所述待测芯片内部相互导通。
9.一种半导体芯片电性测试电路，其特征在于，包括：
待测芯片；
驱动电源，其第一极连接所述待测芯片的第一电连接点，形成开尔文测试电路的驱动回路；
检测装置，其第一端连接所述待测芯片的第二电连接点，形成所述开尔文测试电路的感测回路；
其中，所述第一电连接点与所述第二电连接点在所述待测芯片内部相互导通，所述驱动电源的第一极与所述检测装置的第一端处于所述开尔文测试电路的同一侧。
10.根据权利要求9所述的电路，其特征在于，所述待测芯片还包括第三电连接点与第四电连接点；
所述第三电连接点连接所述驱动电源的第二极；
所述第四电连接点连接所述检测装置的第二端；
其中，所述第三电连接点与所述第四电连接点在所述待测芯片内部相互导通。
11.根据权利要求9所述的电路，其特征在于，所述感测回路的总电阻大于10MΩ。
12.一种半导体芯片电性测试方法，其特征在于，包括：
将驱动电源的第一极连接待测芯片的第一电连接点，形成开尔文测试电路的驱动回路；
将检测装置的第一端连接所述待测芯片的第二电连接点，形成所述开尔文测试电路的感测回路；
根据所述检测装置检测到的感应信号调节所述驱动电源输出的驱动信号；
根据所述感应信号及所述驱动信号得到所述待测芯片的电性参数或电性曲线；
其中，所述第一电连接点与所述第二电连接点在所述待测芯片内部相互导通，所述驱动电源的第一极与所述检测装置的第一端处于所述开尔文测试电路的同一侧。
13.根据权利要求12所述的方法，其特征在于，所述驱动电源包括驱动电流源，所述检测装置包括电压检测装置；
所述根据所述检测装置检测到的感应信号调节所述驱动电源输出的驱动信号包括：
根据所述电压检测装置检测到的电压信号调节所述驱动电流源输出的电流信号，使所述电压信号达到所述待测芯片的工作电压值；
所述根据所述感应信号及所述驱动信号得到所述待测芯片的电性参数或电性曲线包括：
根据所述电压信号及所述电流信号得到所述待测芯片的I-V曲线。
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