CN109218154B

CN109218154B - 一种基于fpga的千兆以太网到slip的转换系统

Info

Publication number: CN109218154B
Application number: CN201811041694.8A
Authority: CN
Inventors: 李湘琼; 褚艳; 郭鹏程; 郑晓锐; 杜强
Original assignee: Shenzhen Changmaoxin Technology Development Co ltd
Current assignee: Shenzhen Changmaoxin Technology Development Co ltd
Priority date: 2018-09-07
Filing date: 2018-09-07
Publication date: 2021-05-18
Anticipated expiration: 2038-09-07
Also published as: CN109218154A

Abstract

本发明涉及电子信息技术领域，公开了一种基于FPGA的千兆以太网到SLIP的转换系统，包括GE PHY模块、MAC Rx模块、DDR CTRL模块以及SLIP Framer模块，通过SGMII总线接收外部PHY芯片发送的以太网报文，转换为8bit并行的MAC帧，发送到GMII总线，将GMII总线上传送的MAC帧去掉前导码和CRC，增加帧开始和结束的标识，一起发送出去，将去掉前导码和CRC的MAC帧写入DDR3芯片，将MAC帧从DDR3芯片中读取出来，将DDR3芯片中读取出来的数据进行SLIP成帧操作。本发明填补了目前业界没有专用芯片实现千兆以太网到SLIP的直接转换的空缺。

Description

一种基于FPGA的千兆以太网到SLIP的转换系统

技术领域

本发明涉及电子信息技术领域，特别涉及一种基于FPGA的千兆以太网到SLIP的转换系统。

背景技术

目前千兆以太网在通信领域有很广阔的应用，SLIP作为Windows远程访问的一种工业标准，仍然在诸多系统和设备上存在，因此以太网和SLIP之间不可避免地需要进行对接转换，但是目前尚没有专用的芯片可以实现千兆以太网到SLIP的直接转换。

发明内容

发明的目的在于提供一种基于FPGA的千兆以太网到SLIP的转换系统，采用本发明的转换系统，填补了目前业界没有专用芯片实现千兆以太网到SLIP的直接转换的空缺，以解决上述背景技术中提出的问题。

为实现上述目的，本发明提供如下技术方案：

一种基于FPGA的千兆以太网到SLIP的转换系统，包括GE PHY模块、MAC Rx模块、DDR CTRL模块以及SLIPFramer模块，其中，

GE PHY模块，接收SGMII总线上的串行数据流转换为并行的MAC帧，并发送到GMII总线上；

MAC Rx模块，接收GMII总线上的MAC帧，去掉前导码和CRC，并标识帧的开始和结束，发送到DDR CTRL模块；

DDR CTRL模块，DDR CTRL模块连接于DDR3 Chip模块，DDR CTRL模块控制DDR3芯片的读写，用于消除千兆以太网和SLIP之间的带宽差异；

SLIP Framer模块，接收来自DDR3芯片的读取数据，进行SLIP成帧操作。

进一步地，所述MAC Rx模块由GMII Fit模块、Data Buffer模块组成，GMII Fit模块将GMII总线上的MAC帧的前导码和CRC去掉，并根据GMII总线的数据有效信号生成帧起始标识信号SOF和帧结束标识信号EOF，与数据信号一起发送到DataBuffer模块。

进一步地，所述DDR CTRL模块包括Rx FIFO、Scheduler、DDR IP Core、Tx FIFO和DDR3 Chip，其中，

Rx FIFO用于接收MAC Rx模块发送过来的数据，完成以太网侧时钟域和DDR侧时钟域的转换；

Scheduler不断轮询Rx FIFO、Tx FIFO和DDR3 Chip芯片的空满状态；

DDR IP Core为FPGA内嵌的DDR3芯片控制模块，包括Controller和PHY两部分；

Tx FIFO用于接收DDR3芯片中读取的数据，完成DDR侧时钟域和SLIP Framer侧时钟域的转换。

进一步地，所述SLIP Framer模块包括RAM、Encap Op、FSM、Info Gen和FIFO，其中，

RAM用于存放DDR3芯片中读出来的数据；

FIFO用于存放每帧帧长和帧在RAM中的起始地址信息。

本发明提供另一种技术方案：一种基于FPGA的千兆以太网到SLIP的转换系统，包括以下步骤：

步骤一：通过SGMII总线接收外部PHY芯片发送的以太网报文，转换为8bit并行的MAC帧，发送到GMII总线；

步骤二：将GMII总线上传送的MAC帧去掉前导码和CRC，增加帧开始和结束的标识，一起发送出去；

步骤三：将去掉前导码和CRC的MAC帧写入DDR3芯片；

步骤四：将MAC帧从DDR3芯片中读取出来；

步骤五：将DDR3芯片中读取出来的数据进行SLIP成帧操作。

与现有技术相比，本发明的有益效果是：本发明提出的基于FPGA的千兆以太网到SLIP的转换系统，本发明通过SGMII总线接收外部PHY芯片发送的以太网报文，转换为8bit并行的MAC帧，发送到GMII总线，将GMII总线上传送的MAC帧去掉前导码和CRC，增加帧开始和结束的标识，一起发送出去，将去掉前导码和CRC的MAC帧写入DDR3芯片，将MAC帧从DDR3芯片中读取出来，将DDR3芯片中读取出来的数据进行SLIP成帧操作，填补了目前业界没有专用芯片实现千兆以太网到SLIP的直接转换的空缺。

附图说明

图1为本发明的转换系统的整体模块框图；

图2为本发明的MAC Rx模块框图；

图3为本发明的MAC Rx模块输出的数据格式示意图；

图4为本发明的DDR CTRL模块框图；

图5为本发明的SLIP Framer模块框图；

图6为本发明的SLIP封装流程示意图。

图中：11、GE PHY模块；12、MAC Rx模块；13、DDR CTRL模块；14、SLIP Framer模块；15、DDR3 Chip模块；21、GMII Fit模块；22、Data Buffer模块；41、Rx FIFO；42、Scheduler；43、DDR IP Core；44、Tx FIFO；45、DDR3 Chip；51、RAM；52、Encap Op；53、FSM；54、Info Gen；55、FIFO。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅图1，一种基于FPGA的千兆以太网到SLIP的转换系统，包括GE PHY模块11、MAC Rx模块12、DDR CTRL模块13以及SLIP Framer模块14，其中，

GE PHY模块11为FPGA内嵌千兆以太网PHY模块，通过SGMII接口与外部的PHY芯片相连，完成与外部PHY芯片的数据收发功能，GE PHY模块接收外部PHY芯片的以太网报文，转换为并行MAC帧数据，通过GMII接口发送到MAC Rx模块12；

请参阅图2，MAC Rx模块12由GMII Fit模块21、Data Buffer模块22组成，GMII Fit模块21将GMII总线上的MAC帧的前导码和CRC去掉，并根据GMII总线的数据有效信号生成帧起始标识信号SOF和帧结束标识信号EOF，与数据信号一起发送到DataBuffer模块22，DataBuffer模块22中包含一个10bit位宽、32K深度的Block RAM，8bit数据和2bit的帧标识信号拼凑成10bit输入信号一起存入RAM 51中；

如图3所示，帧标识信号为2’b01时，标识当前数据为帧起始字节，帧标识信号为2’b10时，标识当前数据为帧结束字节。本发明支持最大9K字节长度的以太网MAC帧，因此设计了32K深度的RAM，可以至少容纳两个最大长度的MAC帧。

如图4所示，DDR CTRL模块13，DDR CTRL模块13连接于DDR3 Chip模块15，DDR CTRL模块13控制DDR3芯片的读写，由Rx FIFO41、Scheduler42、DDR IP Core 43、Tx FIFO44和DDR3 Chip45组成，用于消除千兆以太网和SLIP之间的带宽差异；

Rx FIFO 41用于接收MAC Rx模块12发送过来的数据，完成以太网侧时钟域和DDR侧时钟域的转换。当Rx FIFO 41非满时，可以接收MAC Rx模块12发送过来的数据，当RxFIFO 41中存满2K字节的数据时，Scheduler 42会从Rx FIFO 41中读出这2K字节数据发送到DDR IP Core 43中。

Tx FIFO44用于接收DDR3芯片中读取的数据，完成DDR侧时钟域和SLIP Framer侧时钟域的转换。当Tx FIFO 44非满时，Scheduler 42会从DDR3芯片中读取数据写入Tx FIFO44中，当Tx FIFO 44非空时，SLIP Framer模块14会发起请求读取Tx FIFO 44中的数据。

Scheduler 42是DDR CTRL模块13的调度模块，不断轮询Rx FIFO 41、Tx FIFO44和DDR3 Chip45芯片的空满状态，从而决定当前操作是写数据到DDR3芯片还是从DDR3芯片中读取数据出来。

DDR IP Core 43为FPGA内嵌的DDR3芯片控制模块，包括Controller和PHY两部分。

如图5所示，SLIP Framer模块14，接收来自DDR3芯片的读取数据，将DDR3芯片中读出来的MAC帧数据进行SLIP格式的封装，并在外部请求数据发送的时候将SLIP帧发送出去，进行SLIP成帧操作。SLIP Framer模块14包括RAM 51、Encap Op 52、FSM 53、Info Gen 54和FIFO 55，其中，

RAM 51用于存放DDR3芯片中读出来的数据，位宽为8bit，深度为32K，可以存放至少两个最大长度的MAC帧。

FIFO 55用于存放每帧帧长和帧在RAM中的起始地址等信息，帧长由Info Gen逻辑根据帧起始和帧结束标识生成。

当DDR3芯片非空且RAM 51非满(不足两帧)时，向DDR CTRL模块13发起读数据请求。DDR CTRL模块13送过来的数据中包含帧数据和指示信息，格式如图3所示。当读取的帧指示信息值为2’b01时，开始将帧数据写入RAM 51中，一直写到帧指示信息值是2’b10为止。当一个完整的帧都写入RAM 51中后，将这一帧的RAM 51起始地址和长度值存入FIFO中。

当RAM 51中有至少一个MAC帧时开始进行SLIP封装操作，由一个状态机FSM控制RAM 51和封装逻辑Encap OP完成。

封装流程如图6所示，一种基于FPGA的千兆以太网到SLIP的转换系统，包括以下步骤：

步骤二：GMII Fit模块21将GMII总线上的MAC帧的前导码和CRC去掉，增加帧开始和结束的标识，并根据GMII总线的数据有效信号生成帧起始标识信号SOF和帧结束标识信号EOF，与数据信号一起发送到Data Buffer模块22；

步骤三：将去掉前导码和CRC的MAC帧写入DDR3芯片；

步骤四：将MAC帧从DDR3芯片中读取出来，从而决定当前操作是写数据到DDR3芯片还是从DDR3芯片中读取数据出来；

步骤五：接收来自DDR3芯片的读取数据，将DDR3芯片中读出来的MAC帧数据进行SLIP格式的封装，并在外部请求数据发送的时候将SLIP帧发送出去，进行SLIP成帧操作。

算法原理：当外部数据发送请求有效时，如果此时RAM 51中不足一个完整的帧时，则输出64字节的空帧，每发完一个空帧，查看RAM中是否有一个完整的帧，如果有，则根据FIFO中的帧信息开始读RAM中的数据，读完一帧数据后，如果外部发起的数据请求仍然有效，则重复上述过程；如果数据请求无效，则停止发送数据帧或者空帧。根据SLIP协议内容，需要在空帧的帧头和帧尾添加END字符8’hC0，所以空帧的总长度为66字节。由于空帧64个字节的净荷数据为固定值，因此可以提前存在一个ROM中，当需要发送空帧时，依次从ROM中读出数据即可。数据帧除了在帧头和帧尾添加END字符8’hC0，还需要将净荷中所有的8’hC0替换为8’hDB和8’hDC两个字节，将8’hDB替换为8’hDB和8’hDD两个字节。进行替换操作时，从RAM51中读出一个字节，需要发送出去两个字节，如果连续读取RAM 51，则会积压数据在输出数据总线上，因此采取反压的方式，发生一次替换操作，读RAM 51的操作停止一个周期，以保持读RAM 51和输出端口数据总线的带宽平衡。

综上所述，本发明提出的基于FPGA的千兆以太网到SLIP的转换系统，本发明通过SGMII总线接收外部PHY芯片发送的以太网报文，转换为8bit并行的MAC帧，发送到GMII总线，将GMII总线上传送的MAC帧去掉前导码和CRC，增加帧开始和结束的标识，一起发送出去，将去掉前导码和CRC的MAC帧写入DDR3芯片，将MAC帧从DDR3芯片中读取出来，将DDR3芯片中读取出来的数据进行SLIP成帧操作，填补了目前业界没有专用芯片实现千兆以太网到SLIP的直接转换的空缺。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims

1.一种基于FPGA的千兆以太网到SLIP的转换系统，其特征在于，包括GE PHY模块(11)、MAC Rx模块(12)、DDR CTRL模块(13)以及SLIP Framer模块(14)，其中，

GE PHY模块(11)，接收SGMII总线上的串行数据流转换为并行的MAC帧，并发送到GMII总线上；

MAC Rx模块(12)，接收GMII总线上的MAC帧，去掉前导码和CRC，并标识帧的开始和结束，发送到DDR CTRL模块；

DDR CTRL模块(13)，DDR CTRL模块(13)控制DDR3芯片的读写，用于消除千兆以太网和SLIP之间的带宽差异；

SLIP Framer模块(14)，接收来自DDR3芯片的读取数据，进行SLIP成帧操作。

2.根据权利要求1所述的一种基于FPGA的千兆以太网到SLIP的转换系统，其特征在于，所述MAC Rx模块(12)由GMII Fit模块(21)、Data Buffer模块(22)组成，GMII Fit模块(21)将GMII总线上的MAC帧的前导码和CRC去掉，并根据GMII总线的数据有效信号生成帧起始标识信号SOF和帧结束标识信号EOF，与数据信号一起发送到DataBuffer模块(22)。

3.根据权利要求1所述的一种基于FPGA的千兆以太网到SLIP的转换系统，其特征在于，所述DDR CTRL模块(13)包括Rx FIFO(41)、Scheduler(42)、DDR IP Core(43)、Tx FIFO(44)和DDR3Chip(45)，其中，

Rx FIFO(41)用于接收MAC Rx模块发送过来的数据，完成以太网侧时钟域和DDR侧时钟域的转换；

Scheduler(42)不断轮询Rx FIFO(41)、Tx FIFO(44)和DDR3Chip(45)芯片的空满状态；

DDR IP Core(43)为FPGA内嵌的DDR3芯片控制模块，包括Controller和PHY两部分；

Tx FIFO(44)用于接收DDR3芯片中读取的数据，完成DDR侧时钟域和SLIP Framer侧时钟域的转换。

4.根据权利要求1所述的一种基于FPGA的千兆以太网到SLIP的转换系统，其特征在于，所述SLIP Framer模块(14)包括RAM(51)、Encap Op(52)、FSM(53)、Info Gen(54)和FIFO(55)，其中，

RAM(51)用于存放DDR3芯片中读出来的数据；

FIFO(55)用于存放每帧帧长和帧在RAM中的起始地址信息；当RAM(51)中有至少一个MAC帧时开始进行SLIP封装操作，由一个状态机FSM(53)控制RAM(51)和封装逻辑模块EncapOp(52)完成；

Info Gen(54)用于根据帧起始和帧结束标识生成帧长。

5.一种基于FPGA的千兆以太网到SLIP的转换方法，其特征在于，包括以下步骤：

步骤二：将GMII总线上传送的MAC帧去掉前导码和CRC，增加帧开始和结束的标识，一起发送到MAC Rx模块(12)；

步骤三：将去掉前导码和CRC的MAC帧写入DDR3芯片；

步骤四：将MAC帧从DDR3芯片中读取出来；

步骤五：将DDR3芯片中读取出来的数据进行SLIP成帧操作。