CN110311859A - 一种基于fpga的slip到千兆以太网的转换系统 - Google Patents

Abstract

本发明涉及电子信息技术领域，且公开了一种基于FPGA的SLIP到千兆以太网的转换系统，包括以下模块：SLIP_Deframer模块、MAC Tx模块及GE PHY模块；其中：上述SLIP_Deframer模块用于接收SLIP帧格式数据，进行解封装操作，其包含一个Decap Op、RAM、FSM及FIFO等四个部分；上述MAC Tx模块用于接收来自SLIP解封装模块的MAC帧，添加前导码和CRC，通过GMII接口发送到GE PHY模块；该基于FPGA的SLIP到千兆以太网的转换系统，针对目前业界没有专用芯片可以实现SLIP到千兆网的直接转换，提出了一种基于FPGA的SLIP到千兆网的转换系统，填补了这一空缺。

Description

一种基于FPGA的SLIP到千兆以太网的转换系统

技术领域

本发明涉及电子信息技术领域，具体为一种基于FPGA的SLIP到千兆以太网的转换系统。

背景技术

SLIP是Windows远程访问的一种工业标准，在很多的系统和设备上仍广泛使用；千兆以太网因其高速、高效、高性能的特点，已经发展成为主流的网络技术，被广泛运用在各个行业和领域；因此不同系统和设备之间难免要进行SLIP和千兆以太网之间的协议转换，而目前还没有专用的芯片可以实现SLIP到千兆以太网的直接转换。

发明内容

（一）解决的技术问题

针对现有技术的不足，本发明提供了一种基于FPGA的SLIP到千兆以太网的转换系统，具备FPGA的SLIP到千兆网的转换等优点，解决了目前还没有专用的芯片可以实现SLIP到千兆以太网的直接转换的问题。

（二）技术方案

为实现上述FPGA的SLIP到千兆网的转换等目的，本发明提供如下技术方案：一种基于FPGA的SLIP到千兆以太网的转换系统，包括以下模块：SLIP_Deframer模块、MAC Tx模块、GEPHY模块；

其中：

上述SLIP_Deframer模块用于接收SLIP帧格式数据，进行解封装操作，其包含一个Decap Op、RAM、FSM及FIFO等四个部分；

上述MAC Tx模块用于接收来自SLIP解封装模块的MAC帧，添加前导码和CRC，通过GMII接口发送到GE PHY模块；

上述GE PHY模块用于接收GMII总线上的MAC帧转换为串行的数据流，并发送到SGMII总线上。

进一步的，所述GE PHY模块是FPGA内嵌千兆以太网PHY模块。

一种基于FPGA的SLIP到千兆以太网的转换系统，包括以下步骤：

S1、将SLIP帧数据进行解封装；

S2、将SLIP解封装后的8bitMAC帧添加前导码和CRC；

S3、将GMII总线上的MAC帧转换为串行数据，通过SGMII总线将以太网报文发送到外部PHY芯片。

（三）有益效果

与现有技术相比，本发明提供了一种基于FPGA的SLIP到千兆以太网的转换系统，具备以下有益效果：该基于FPGA的SLIP到千兆以太网的转换系统，针对目前业界没有专用芯片可以实现SLIP到千兆网的直接转换，提出了一种基于FPGA的SLIP到千兆网的转换系统，填补了这一空缺。

附图说明

图1是本发明转换系统的整体模块框图；

图2是本发明SLIP_Deframer模块框图；

图3是本发明SLIP解封装流程示意图；

图4是本发明SLIP解封装时序示意图；

图5是本发明MAC Tx模块输出的数据格式示意图。

具体实施方式

下面将结合本发明的实施例和附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

一种基于FPGA的SLIP到千兆以太网的转换系统，包括以下模块：SLIP_Deframer模块、MAC Tx模块、GE PHY模块，如图1所示；

其中：

上述SLIP_Deframer模块用于接收SLIP帧格式数据，进行解封装操作，其包含一个Decap Op、RAM、FSM及FIFO等四个部分；

SLIP_Deframer模块收到的SLIP格式的帧进行解封装操作，将SLIP帧中封装的MAC帧提取出来并发送到MAC Tx模块；模块组成如图2所示；

RAM用于存储解封装之后的MAC帧，当RAM中至少有一个MAC帧时才开始送出MAC帧,由于SLIP_Deframer模块输出到MAC Tx模块远大于SLIP帧数据输入带宽，因此RAM中最多只需要存放两帧数据，支持的最大帧为9000字节长度，所以RAM缓存可配置为32K深度；

FIFO用于存放每帧帧长和帧在RAM中的起始地址等信息，帧长由Decap Op解析SLIP帧数据得出。

首先从输入的有效数据中搜索结束字符8’hC0，第一个不是结束字符的数据即为一帧的开始，状态机跳转到空帧检测状态，在空帧检测状态中，接收12个字节的数据到移位寄存器中，判断这12个字节是否为空帧所定义的前12个数据；之后跳转到搜索结束字符状态，以监测一帧的结束；搜索到结束字符后，表示这一帧已结束，跳回到IDLE状态，开始下一帧的接收，SLIP解封装流程如图3所示。

检测到数据帧后，接收到的数据会写入RAM中，一直到帧结束，同时将此帧的RAM起始地址和长度值存入FIFO中；如果是空帧，不写入RAM中。写RAM的时序示意图如图4所示：

Din为输入的数据信号，state为写入控制状态机，din_dly13为din的延迟13拍信号，与wren相对应，是写入RAM的数据信号，wren为RAM的写入使能信号。在空帧检测状态的最后一个周期，当判断输入的是数据帧后，wren会拉高，数据开始写入RAM中；在搜索结束字符状态，wren一直为高；搜索结束字符状态结束后，由于写入RAM的是数据延迟信号，因此需要继续维持写入12个周期。

SLIP协议中存在两个特殊字符8’hC0和8’hDB，当数据帧中前后连续两个字节是8’hDB和8’hDC或者8’hDB和8’hDD时，需要在写入RAM前将这两个字节分别转换为8’hC0或者8’hDB。

当din_dly13中前后连续两个字节是8’hDB和8’hDC或者8’hDB和8’hDD时（与din_dly12拼接判断），将wren拉低一个周期；如果两个字节是8’hDB和8’hDC，则将拉低wren之前的最近一个周期写入RAM的数据转换为8’hC0；如果两个字节是8’hDB和8’hDD，则将拉低wren之前的最近一个周期写入RAM的数据转换为8’hDB。

在一帧数据完全写入RAM后，将此帧在RAM中的起始地址和长度值存入FIFO中。

当RAM中存有至少一个帧时，从FIFO中读出一个数据，根据此数据中包含的RAM起始地址和帧长度，从RAM中读出一个帧发送出去，依次循环。

上述MAC Tx模块用于接收来自SLIP解封装模块的MAC帧，添加前导码和CRC，通过GMII接口发送到GE PHY模块，如图5所示；

上述GE PHY模块用于接收GMII总线上的MAC帧转换为串行的数据流，并发送到SGMII总线上；GE PHY模块是FPGA内嵌千兆以太网PHY模块，通过SGMII接口与外部的PHY芯片相连，完成与外部PHY芯片的数据收发功能。

一种基于FPGA的SLIP到千兆以太网的转换系统，包括以下步骤：

S1、将SLIP帧数据进行解封装；

S2、将SLIP解封装后的8bitMAC帧添加前导码和CRC；

S3、将GMII总线上的MAC帧转换为串行数据，通过SGMII总线将以太网报文发送到外部PHY芯片。

本发明针对目前业界没有专用芯片可以实现SLIP到千兆网的直接转换，提出了一种基于FPGA的SLIP到千兆网的转换系统，填补了这一空缺。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (3)

1.一种基于FPGA的SLIP到千兆以太网的转换系统，其特征在于，包括括以下模块：SLIP_Deframer模块、MAC Tx模块、GE PHY模块；

其中：

上述SLIP_Deframer模块用于接收SLIP帧格式数据，进行解封装操作；

上述MAC Tx模块用于接收来自SLIP解封装模块的MAC帧，添加前导码和CRC，通过GMII接口发送到GE PHY模块；

上述GE PHY模块用于接收GMII总线上的MAC帧转换为串行的数据流，并发送到SGMII总线上。

2.根据权利要求1所述的一种基于FPGA的SLIP到千兆以太网的转换系统，其特征在于，所述GE PHY模块是FPGA内嵌千兆以太网PHY模块。

3.根据权利要求1所述的一种基于FPGA的SLIP到千兆以太网的转换系统，其特征在于，包括以下步骤：

S1、将SLIP帧数据进行解封装；

S2、将SLIP解封装后的8bitMAC帧添加前导码和CRC；

S3、将GMII总线上的MAC帧转换为串行数据，通过SGMII总线将以太网报文发送到外部PHY芯片。