CN111339003B - 一种基于fpga的通用多通道数据发送系统及方法 - Google Patents
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims description 27
- 238000006243 chemical reaction Methods 0.000 claims abstract description 44
- 238000005538 encapsulation Methods 0.000 claims abstract description 16
- 238000004806 packaging method and process Methods 0.000 claims description 16
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000004891 communication Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000010485 coping Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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Abstract
本发明提供了一种基于FPGA的通用多通道数据发送系统。该系统包括：数据流格式转换单元、存储控制单元、优先级判断控制器、数据封装模块、接口转换模块；数据流格式转换单元用于将输入数据流转换为自定义接口格式；存储控制单元负责将自定义格式的数据和控制信息存储在对应的RAM和FIFO中；优先级判断控制器依据优先级完成多通道数据到单通道的汇总；数据包分包模块将大于规定数据包长度的数据包进行分包存储。数据封装模块根据相应的传输总线协议逐级完成数据封装，接口转换模块完成自定义接口到AXIS接口的转换。本系统结构清晰，接口信号精简实用，可根据优先级传输多路跨时钟域、变位宽的不同用途数据，可模块化用于多种总线协议上，使用灵活。
Description
技术领域
本发明属于雷达或通信领域。
背景技术
在雷达或通信领域，通常使用千兆网、SRIO以及PCIE等不同数据传输协议进行FPGA与上位机之间的数据交互，并且交互的数据具有用途多、优先级不同等多种特点。不同的总线传输协议以及传输数据的多种要求都会提升程序的复杂度。当同一项目中同时使用多个总线协议进行交互，或者不同项目使用同一总线协议进行交互时，在传统解决方案中往往使用针对不同的协议设计完全不同的传输系统，或者针对不同项目的相同总线协议设计不同的传输系统的方法。传统解决方案将大大延长了开发周期，而且目前大多数设计的应用仅限于自身工程，通用性差。因此，设计一种通用性高、能满足多数复杂传输要求，并且能最大化的通用于各种标准传输总线的数据发送系统具有十分重要的意义。
发明内容
本发明的目的在于提供一种基于FPGA的通用多通道数据发送系统及方法，解决了同时传输多种优先级不同数据、需要传输的多路数据是同时产生、通道数根据项目不同而发生变化等要求，并且只需稍作调整，即可实现在FPGA的PCIE、以太网、SRIO等IP核上进行数据传输。
为了达到以上目的，本发明采用的技术方案是：
本发明提出的一种基于FPGA的通用多通道数据发送系统，包括数据流格式转换单元、存储控制单元、优先级存储控制器、数据封装模块、接口转换模块，其中，系统的各模块之间均使用电连接。
数据流格式转换单元用于将对应输入通道的数据流转换为自定义接口格式数据并传送到存储控制单元。
存储控制单元包含一个跨时钟域RAM、一个跨时钟域FIFO以及控制模块,其中RAM用于存储需要传输的数据包，FIFO用于存储相应数据包的控制信息，RAM和FIFO的写时钟是与输入数据流同步的，控制模块完成将自定义接口格式的数据写入本级RAM中,以供优先级存储控制器读取。
优先级存储控制器依据通道优先级依次完成数据从多个存储控制单元到单个存储单元的汇总。优先级存储控制器包含一个优先级判断单元、格式转换单元和一个存储控制单元，优先级存储控制器用于依据优先级依次将多通道数据汇总成为单个通道，格式转换单元负责将数据转换为自定义接口格式，存储控制单元包含一个跨时钟域RAM、一个跨时钟域FIFO以及控制模块，RAM用于存储需要传输的数据包，FIFO用于存储相应数据包的控制信息。
数据包分包模块用于将优先级存储控制器中的RAM数据在FIFO的控制下读出，并将每包数据按规定的数据包长度进行分包存储。数据包分包模块包含一个数据分包子模块和一个存储控制单元。数据分包子模块完成大数据包到规定长度的小数据包的分割。
数据封装模块根据上级FIFO中的信息读取数据，并根据相应的传输总线协议完成本级数据封装并写入下一级数据封装模块，直到封装成标准传输总线协议的数据包格式为止。数据封装模块可多级串联，逐级按照总线协议的数据格式对数据进行封装，每一级都包括一个封装子模块和一个存储控制单元，其中1～N级的存储控制单元包含一个跨时钟域RAM、一个跨时钟域FIFO以及控制模块，其中RAM用于存储需要传输的数据包，FIFO用于存储相应数据包的控制信息，RAM和FIFO的写时钟与输入数据流同步，控制模块完成将自定义接口格式的数据写入本级RAM中，1～N-1级的存储控制单元的读时钟可由用户指定，第N级的存储控制单元的读时钟需与FPGA的总线控制器IP的数据输入时钟同源。
接口转换模块完成在前一级FIFO的控制下将前一级RAM中的数据读出，并转换成AXIS的接口标准。
一种基于FPGA的通用多通道数据发送方法，基于上述的一种基于FPGA的通用多通道数据发送系统，包括以下步骤：
S1，通过数据流格式转换单元，将对应通道的数据流转换为自定义接口格式，并将数据传输到对应通道的存储控制单元。其中具体的自定义接口格式是，接口总共含有4个信号线，其中，SOF信号线用于指示输入有效数据包的第一个数据，只在当前数据包的第一个数据对应的时钟置高。EOF信号线用于指示输入有效数据包的最后一个数据，只在当前数据包的最后一个数据对应的时钟置高。valid信号用于指示当前数据流中数据的有效性，当前数据有效时，valid信号置高，当前数据无效时，valid信号置低。SOF和EOF之间的数据代表一个数据包。
S2，通过存储控制单元将自定义接口格式的数据写入RAM中，并将控制信息写入FIFO中。具体的方法是，将自定义接口格式的数据在状态机的控制下写入RAM中，当检测到EOF信号的时候代表写入结束，此时将控制信息按固定格式写入FIFO中，控制信息包括数据包的起始地址、数据长度、该通道的优先级以及用户自定义的数据。
S3，按优先级不断遍历各个存储控制单元的FIFO，按优先级由高到低依次将不同通道的数据包汇总到一个通道，同时完成数据的自定义接口格式的转换，并将控制信息和转换后的数据写入到本级FIFO和RAM中，当前数据包汇入结束之后，继续按优先级进行遍历。遍历的具体方法是，在状态机中按优先级顺序遍历各通道FIFO是否不空，默认通道号从1～N优先级依次降低。当遍历到当前通道的FIFO不空时，读出FIFO并解析，获取控制信息，依据控制信息读取RAM中数据。
S4，当数据包分包模块检测到优先级控制模块的FIFO不空时，读取FIFO，并进行解析，如果当前FIFO中解析出的数据包大小大于规定数据包长度，则进行拆包处理，处理方法是，在状态机的控制下对RAM中的数据进行分包读取，每个大数据包分割成若干个长度等于规定最大包长度的小包以及最后一个包长小于等于规定的最大包长度的小包。通过存储控制单元将小包进行存储。
S5，当数据包分包模块的FIFO不为空时，读取FIFO中的值，并根据解析出的控制信息读取RAM中的数据包，根据所需使用的标准总线协议数据包格式对数据进行逐步封装，并将封装后的数据转换为自定义接口格式,写入本级数据封装模块，直到最后一级写入RAM中的数据满足标准总线协议数据包格式为止，级数由用户根据实际情况调整。当数据封装并写入RAM结束之后，将控制信息写入FIFO中，控制信息包括数据包的起始地址、数据长度以及用户自定义的数据。
S6，通过接口转换模块将最后一级数据封装模块中的数据转换为AXIS数据协议格式。具体的方法是，当最后一级FIFO不为空时，读取FIFO，并解析控制信息，根据数据包在RAM中的起始地址和数据长度读取RAM数据，在格式转换模块中将读出的数据转换为自定义格式，在AXIS接口转换模块中完成自定义格式到AXIS格式的转换。
本发明提出的一种基于FPGA的通用多通道数据发送系统及方法，即能应对数据优先级不同的传输以及多通道数据位宽、时钟不同的情况，又解决了单总线同时传输多通道数据以及通道数根据项目不同而发生变化的问题，同时能够直接嵌套在FPGA的各种总线控制器IP核上，具有使用灵活，接口信号精简实用，模块化程度高等优点。
附图说明
图1本发明通用多通道数据发送系统结构框图。
图2存储控制单元结构框图。
图3优先级存储控制器结构框图。
图4封装模块结构框图。
图5接口转换模块结构框图。
图6自定义接口格式时序图。
图7FIFO中数据结构图。
具体实施方式
下面结合附图，对本发明进一步详细说明。
如图1至图5所示，本发明提供的一种基于FPGA的通用多通道数据发送系统及方法，包括数据流格式转换单元、存储控制单元、优先级存储控制器、数据封装模块、接口转换模块，其中，系统的各模块之间均使用电连接；
优选地，当多通道数据流到达时，分别将数据流按提前确定的优先级进入相应的通道，默认通道号从1～N优先级依次降低。数据流的数据宽度可以是8位宽、16位宽、32位宽。
数据流格式转换单元将数据包按自定义接口格式对数据流进行封装，对数据包的第一个数据和最后一个数据使用SOF和EOF进行标示，数据的有效性使用VALID信号进行标示，从而完成数据的格式转换。具体的自定义接口格式如图6所示。
优选地，存储控制单元包含一个跨时钟域RAM、一个跨时钟域FIFO以及控制模块，其中RAM用于存储需要传输的数据包，并完成跨时钟域转换以及数据位宽转换，RAM的写数据宽度与数据流宽度相同，RAM的写深度设置为最大1024，RAM的读数据宽度设置为8。FIFO用于存储相应数据包的控制信息，FIFO的宽度设置为72，深度设置为32,FIFO的输入数据格式定义如图所示。RAM和FIFO的写时钟是与输入数据流同步的，控制模块完成在状态机的控制下将自定义接口格式的数据写入本级RAM中，并将控制信息写入FIFO中。本系统中的存储控制单元的组成结构及功能相同，仅是RAM深度和宽度不同。
优先级存储控制器依据通道优先级依次完成数据从多个存储控制单元到单个存储单元的汇总；优先级存储控制器包含一个优先级判断单元、格式转换单元和一个存储控制单元。优先级判断单元的实现方法是，首先在状态机中按提前确定的优先级顺序遍历各通道FIFO是否不空，默认通道号从1～N优先级依次降低。当遍历到当前通道的FIFO不空时，读出FIFO并解析，获取控制信息，依据控制信息读取RAM中数据，并传输到格式转换单元。格式转换单元的实现方法是，在状态机的控制下，将优先级判断单元传输过来的数据按照自定义接口格式进行封装，并将结果送到存储控制单元。优先级存储控制器中的存储控制单元的RAM深度为1024，RAM宽度为8，FIFO深度为32，FIFO宽度为72。存储控制单元完成对数据及控制信息的存储。
数据包分包模块包含一个数据分包子模块和一个存储控制单元。数据分包子模块完成大数据包到规定长度的小数据包的分割。当数据包分包模块检测到优先级控制模块的FIFO不空时，读取FIFO，并进行解析，如果当前FIFO中解析出的数据包大小大于规定数据包长度256，则进行拆包处理，处理方法是，在状态机的控制下对RAM中的数据进行分包读取，每个大数据包分割成若干个长度等于规定最大包长度的小包以及最后一个包长小于等于规定的最大包长度的小包，最后通过存储控制单元将小包进行存储。
封装模块主要负责将前级数据逐级封装成传输总线协议中的数据格式，供接口转换模块使用。数据封装模块可多级串联，逐级按照总线协议的数据格式对数据进行封装，每一级都包括一个封装子模块、格式转换单元和一个存储控制单元，在状态机的控制下，封装子模块对输入数据进行封装，格式转换单元完成数据流接口格式的转换，存储控制单元对转换后的自定义接口格式数据进行存储，其中1～N级的存储控制单元的RAM深度为1024，RAM宽度为8，FIFO深度为32，FIFO宽度为72，1～N-1级的存储控制单元的读时钟可由用户指定，第N级的存储控制单元的读时钟与FPGA的总线控制器IP的数据输入时钟同源。
接口转换模块主要完成在最后一级FIFO的控制下将最后一级RAM中的数据读出，并将读出的数据首先转换为自定义格式，其次，将自定义格式转换为AXIS接口格式。具体的实现方法是，当最后一级FIFO不为空时，读取FIFO，并解析控制信息，根据控制信息读取RAM数据，通过格式转换单元将读出的数据转换为自定义协议格式，并在AXIS接口转换模块完成自定义协议格式到AXIS格式的转换。
Claims (13)
1.一种基于FPGA的通用多通道数据发送系统，其特征在于：包含数据流格式转换单元、存储控制单元、优先级存储控制器、数据包分包模块、数据封装模块、接口转换模块；系统的各模块之间均使用电连接；其中：
数据流格式转换单元用于将对应输入通道的数据流转换为自定义接口格式数据，并传送到存储控制单元；
存储控制单元在状态机控制下将自定义格式的数据存储在对应通道的RAM中、自定义数据的相关控制信息存储在对应通道的FIFO中，以供优先级存储控制器读取；
优先级存储控制器依据通道优先级依次完成数据从多个存储控制单元到单个存储单元的汇总；
数据包分包模块用于将优先级存储控制器中的RAM数据在FIFO的控制下读出，并将每包数据按规定的数据包长度进行分包存储；
数据封装模块根据上级FIFO中的信息读取数据，并根据相应的传输总线协议完成本级数据封装并写入下一级数据封装模块，直到封装成标准传输总线协议的数据包格式为止；
接口转换模块完成将封装后数据包的数据读出，并按照通用AXIS接口标准进行数据传输。
2.根据权利要求1所述的一种基于FPGA的通用多通道数据发送系统，其特征在于：存储控制单元包含一个跨时钟域RAM、一个跨时钟域FIFO以及控制模块，其中RAM用于存储需要传输的数据包，FIFO用于存储相应数据包的控制信息，RAM和FIFO的写时钟与输入数据流同步，控制模块完成将自定义接口格式的数据写入本级RAM中。
3.根据权利要求1所述的一种基于FPGA的通用多通道数据发送系统，其特征在于：优先级存储控制器包含一个优先级判断单元、格式转换单元和一个存储控制单元，优先级存储控制器按照通道优先级依次将多通道数据汇总成为单个通道，格式转换单元负责将数据转换为自定义接口格式。
4.根据权利要求1所述的一种基于FPGA的通用多通道数据发送系统，其特征在于：数据包分包模块包含一个数据分包子模块和一个存储控制单元；数据分包子模块完成流式大数据包到协议规定长度的小数据包的分割。
5.根据权利要求1所述的一种基于FPGA的通用多通道数据发送系统，其特征在于：数据封装模块可多级串联，逐级按照总线协议的数据格式对数据进行封装，每一级都包括一个封装子模块和一个存储控制单元，1～N-1级的存储控制单元的读时钟可由用户指定，第N级的存储控制单元的读时钟与FPGA的总线控制器IP的数据输入时钟同源。
6.根据权利要求1所述的一种基于FPGA的通用多通道数据发送系统，其特征在于：接口转换模块主要完成在前一级FIFO的控制下将前一级RAM中的数据读出，并转换成符合通用AXIS接口标准的数据流。
7.一种基于FPGA的通用多通道数据发送方法，其特征在于：
S1：通过数据流格式转换单元，将对应通道的数据流转换为自定义接口格式，并将数据传输到对应通道的存储控制单元；
S2：通过存储控制单元将自定义接口格式的数据写入RAM中，并将控制信息写入FIFO中；
S3：按优先级不断遍历各个存储控制单元的FIFO，按优先级由高到低依次将不同通道的数据包汇总到一个通道，同时完成数据的自定义接口格式的转换，并将控制信息和转换后的数据写入到本级FIFO和RAM中，当前数据包汇入结束之后，继续按优先级进行遍历；
S4：当检测到优先级控制模块的FIFO不空时，读取FIFO，并进行解析，如果当前FIFO中解析出的数据包大小大于规定数据包大小，则进行拆包处理，直到剩余数据量小于等于规定数据包大小为止，拆包后的数据通过存储控制单元进行存储；
S5：当数据包拆包模块的FIFO不为空时，读取FIFO中的值，并根据解析出的控制信息读取RAM中的数据包，根据所需使用的标准总线协议数据包格式对数据进行逐步封装，并逐级存储传输，直到写入RAM中的数据满足标准总线协议数据包格式为止；
S6：通过接口转换模块将最后一级数据封装模块中的数据转换为AXIS数据协议格式。
8.根据权利要求7所述的一种基于FPGA的通用多通道数据发送方法，其特征在于：所述自定义接口格式为：接口总共含有4个信号线，其中，SOF信号线用于指示输入有效数据包的第一个数据，只在当前数据包的第一个数据对应的时钟置高；EOF信号线用于指示输入有效数据包的最后一个数据，只在当前数据包的最后一个数据对应的时钟置高；valid信号用于指示当前数据流中数据的有效性，当前数据有效时，valid信号置高，当前数据无效时，valid信号置低；SOF和EOF之间的数据代表一个数据包。
9.根据权利要求7所述的一种基于FPGA的通用多通道数据发送方法，其特征在于：将自定义接口格式的数据在状态机的控制下写入RAM中，当检测到EOF信号的时候代表写入结束，此时将控制信息按固定格式写入FIFO中，控制信息包括数据包的起始地址、数据长度及用户自定义的数据。
10.根据权利要求8所述的一种基于FPGA的通用多通道数据发送方法，其特征在于：所述S3中：首先在状态机中按优先级顺序遍历各通道FIFO是否不空，默认通道号从1～N优先级依次降低；当遍历到当前通道的FIFO不空时，读出FIFO并解析，获取控制信息，依据控制信息读取RAM中数据；并在状态机控制下将数据和控制信息写入到优先级存储单元的存储控制单元中。
11.根据权利要求7所述的一种基于FPGA的通用多通道数据发送方法，其特征在于：所述S4中：首先当优先级控制存储器中的FIFO不为空时进行读取，解析出数据包长度信息，在状态机的控制下对RAM中的数据进行分包读取，每个大数据包分割成若干个长度等于规定最大包长度的小包以及最后一个包长小于等于规定最大包长度的小包；通过存储控制单元将小包进行存储。
12.根据权利要求7所述的一种基于FPGA的通用多通道数据发送方法，其特征在于：所述S5中：需要在每一级逐步对数据包进行封装，并将封装后的数据转换为自定义接口格式,写入本级数据封装模块，直到最后一级写入RAM中的数据满足标准总线协议数据包格式为止，级数由用户根据实际情况调整；当数据封装并写入RAM结束之后，将控制信息写入FIFO中，控制信息包括数据包的起始地址、数据长度以及用户自定义的数据。
13.根据权利要求7所述的一种基于FPGA的通用多通道数据发送方法，其特征在于：所述S6中：在接口转换模块中，完成对最后一级封装模块数据的读出，并将读出的数据首先转换为自定义格式，其次，将自定义格式转换为AXIS接口格式；最后一级封装模块从RAM中读出的是已经满足要求的总线格式的数据包，具体的方法是当最后一级FIFO不为空时，读取FIFO，并解析控制信息，根据数据包在RAM中的起始地址和数据长度读取RAM数据，在状态机的控制下将读出的数据转换为自定义格式，并完成自定义格式到AXIS格式的转换。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010018279.1A CN111339003B (zh) | 2020-01-08 | 2020-01-08 | 一种基于fpga的通用多通道数据发送系统及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010018279.1A CN111339003B (zh) | 2020-01-08 | 2020-01-08 | 一种基于fpga的通用多通道数据发送系统及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111339003A CN111339003A (zh) | 2020-06-26 |
| CN111339003B true CN111339003B (zh) | 2023-12-12 |
Family
ID=71181491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010018279.1A Active CN111339003B (zh) | 2020-01-08 | 2020-01-08 | 一种基于fpga的通用多通道数据发送系统及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111339003B (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN113472964B (zh) * | 2021-06-05 | 2024-04-16 | 山东英信计算机技术有限公司 | 一种图像处理装置和系统 |
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| CN108702358A (zh) * | 2016-02-01 | 2018-10-23 | 高通股份有限公司 | 可缩放高效高速串行化互连 |
| CN110417780A (zh) * | 2019-07-30 | 2019-11-05 | 哈尔滨工业大学 | 定制化数据传输协议的多通道高速数据接口转化模块 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100597468B1 (ko) * | 2005-02-03 | 2006-07-05 | 삼성전자주식회사 | 데이터 처리 시스템 및 송수신 모드에서의 데이터인터페이스 방법 |
-
2020
- 2020-01-08 CN CN202010018279.1A patent/CN111339003B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN111339003A (zh) | 2020-06-26 |
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
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Address after: 210003 No. 346, Zhongshan North Road, Jiangsu, Nanjing Applicant after: 724 Research Institute of China Shipbuilding Corp. Address before: 210003 No. 346, Zhongshan North Road, Jiangsu, Nanjing Applicant before: 724TH RESEARCH INSTITUTE OF CHINA SHIPBUILDING INDUSTRY Corp. |
|
| GR01 | Patent grant | ||
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