CN109188986B - 双控制器并行总线通讯装置、方法及通讯设备 - Google Patents

双控制器并行总线通讯装置、方法及通讯设备 Download PDF

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Abstract

本发明公开了一种双控制器并行总线通讯装置、方法及通讯设备，所述双控制器并行总线通讯装置包括主控制器、从控制器及数据交换电路；其中，所述数据交换电路包括硬件状态机及中间存储器；所述硬件状态机，用于根据时基信号来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路。本发明技术方案实现了低成本、高可靠性及高性能的双控制器并行总线通讯功能。

Description

双控制器并行总线通讯装置、方法及通讯设备
技术领域
本发明涉及通讯技术领域，特别涉及一种双控制器并行总线通讯装置、方法及通讯设备。
背景技术
MCU作为一种微控制器在很多嵌入式系统中得到了大量的应用，并且很多板上系统的多个MCU之间都需要交换数据。并行总线数据通讯方式由于通讯效率高，在一些数据量比较大或通讯实时性要求比较高的场合经常采用。虽然，目前很多市面上主流的MCU都集成了并行总线通讯接口，并且支持DMA数据传输，很好的实现了芯片资源和并行总线通讯性能的兼顾。但是，目前MCU器集成的并行总线通讯接口作为主机主要用来实现对其他板上并行从机外设的访问。
要实现板上MCU之间的并行数据交换，目前面临着一些效率低、耗费资源等问题，目前市场上急切需要提供一种高效的，可靠的，低成本的MCU双机并行总线通讯解决方案。
发明内容
本发明的主要目的是提供一种双控制器并行总线通讯装置，旨在实现了低成本、高可靠性及高性能的双控制器并行总线通讯功能。
为实现上述目的，本发明提出的双控制器并行总线通讯装置，所述双控制器并行总线通讯装置包括主控制器、从控制器及数据交换电路；其中，所述数据交换电路包括硬件状态机及中间存储器；
所述硬件状态机，用于根据时基信号来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路；
当所述时基信号由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；当所述时基信号由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态。
优选地，所述主控制器包括定时器，所述从控制器包括外部中断接口；其中，
所述定时器生成的所述时基信号由所述外部中断接口接收，所述时基信号每个周期中的低电平持续时间与所述主控制器访问数据交换电路时间相等，所述时基信号每个周期中的高电平持续时间与所述从控制器访问数据交换电路时间相等。
优选地，所述主控制器的并行总线及所述从控制器的并行总线分别都与所述硬件状态机连接，所述硬件状态机还与所述中间存储器的并行总线连接，所述硬件状态机还用于实现对所述中间存储器的分时控制；其中，并行总线包括控制线、数据线及地址线；
所述主控制器的并行总线控制线、所述主控制器的并行总线数据线及所述主控制器的并行总线地址线分别都与所述硬件状态机连接，所述从控制器的并行总线控制线、所述从控制器的并行总线数据线及所述从控制器的并行总线地址线分别都与所述硬件状态机连接，所述硬件状态机还与所述中间存储器的并行总线控制线、所述中间存储器的并行总线数据线及所述中间存储器的并行总线地址线分别连接。
优选地，所述硬件状态机包括并行总线控制电路、并行总线地址电路及并行总线数据电路；其中，
所述并行总线控制电路与所述主控制器的并行总线控制线、所述从控制器的并行总线控制线及所述中间存储器的并行总线控制线分别连接，所述并行总线地址电路与所述主控制器的并行总线地址线、所述从控制器的并行总线地址线及所述中间存储器的并行总线地址线分别连接，所述并行总线数据电路与所述主控制器的并行总线数据线、所述从控制器的并行总线数据线及所述中间存储器的并行总线数据线分别连接。
优选地，所述并行总线控制电路包括第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器及第一非门；其中，
所述主控制器的并行总线控制线与所述第一缓冲器的输入端连接，所述第一缓冲器的输出端与所述中间存储器的并行总线控制线连接，所述时基信号输入至所述第一缓冲器的控制端，所述第二缓冲器的输入端与所述第一缓冲器的输出端连接，所述第二缓冲器的输出端与所述第一缓冲器的输入端连接，所述第二缓冲器的控制端接地；所述从控制器的并行总线控制线与所述第三缓冲器的输入端连接，所述第三缓冲器的输出端与所述中间存储器的并行总线控制线连接，所述时基信号输入至所述第一非门的输入端，经由所述第一非门的输出端输入至所述第三缓冲器的控制端，所述第四缓冲器的输入端与所述第三缓冲器的输出端连接，所述第四缓冲器的输出端与所述第三缓冲器的输入端连接，所述第四缓冲器的控制端接地。
优选地，所述并行总线地址电路包括第五缓冲器、第六缓冲器、第七缓冲器、第八缓冲器及第二非门；其中，
所述主控制器并行总线地址线与所述第五缓冲器的输入端连接，所述第五缓冲器的输出端与所述中间存储器的并行总线地址线连接，所述时基信号输入至所述第五缓冲器的控制端，所述第六缓冲器的输入端与所述第五缓冲器的输出端连接，所述第六缓冲器的输出端与所述第五缓冲器的输入端连接，所述第六缓冲器的控制端接地；所述从控制器并行总线地址线与所述第七缓冲器的输入端，所述第七缓冲器的输出端与所述从控制器并行总线地址线连接，所述时基信号输入至所述第二非门的输入端，经由所述第二非门的输出端输入至所述第七缓冲器的控制端，所述第八缓冲器的输入端与所述第七缓冲器的输出端连接，所述第八缓冲器的输出端与所述第七缓冲器的输入端连接，所述第八缓冲器的控制端接地。
优选地，所述并行总线数据电路包括第九缓冲器、第十缓冲器、第十一缓冲器、第十二缓冲器、第三非门、第四或门及第五或门；其中，
所述主控制器并行总线数据线与所述第九缓冲器的输入端，所述第九缓冲器的输出端与所述中间存储器的并行总线数据线连接，所述时基信号输入至所述第九缓冲器的控制端，所述第十缓冲器的输入端与所述第九缓冲器的输出端连接，所述第十缓冲器的输出端与所述第九缓冲器的输入端连接，所述第十缓冲器的控制端与所述第四或门的输出端连接，读写允许信号输入至所述第四或门的第一输入端，所述第四或门的第二输入端接地；所述从控制器并行总线数据线与所述第十一缓冲器的输入端连接，所述第十一缓冲器的输出端与所述中间存储器的并行总线数据线连接，所述时基信号输入至所述第三非门的输入端，经由所述第三非门的输出端输入至所述第十一缓冲器的控制端，所述第十二缓冲器的输入端与所述第十一缓冲器的输出端连接，所述第十二缓冲器的输出端与所述第十一缓冲器的输入端连接，所述第十二缓冲器的控制端与所述第五或门的输出端连接，读写允许信号输入至所述第五或门的第一输入端，所述第五或门的第二输入端接地。
本发明还提出一种双控制器并行总线通讯方法，应用于如上任意一项所述的双控制器并行总线通讯装置中，所述双控制器并行总线通讯方法包括：
所述定时器生成的所述时基信号由所述外部中断接口接收；
当所述时基信号由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；
当所述时基信号由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态。
优选地，该方法还包括：
所述时基信号每个周期中的低电平持续时间与所述主控制器访问数据交换电路时间相等；
所述时基信号每个周期中的高电平持续时间与所述从控制器访问数据交换电路时间相等。
本发明还提出一种通讯设备，所述通讯设备包括如上所述的双控制器并行总线通讯装置，或者所述通讯设备应用于如上所述的双控制器并行总线通讯方法。
本发明技术方案通过采用设置主控制器、从控制器及数据交换电路，形成了一种双控制器并行总线通讯装置。其中，所述数据交换电路包括硬件状态机及中间存储器，所述硬件状态机根据时基信号来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路，当所述时基信号由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；当所述时基信号由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态。由此，实现了低成本、高可靠性及高性能的双控制器并行总线通讯功能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明双控制器并行总线通讯装置一实施例的硬件结构图；
图2为本发明硬件状态机一实施例的功能模块图；
图3为本发明硬件状态机一实施例的电路图；
图4为本发明双控制器并行总线通讯方法的流程示意图。
附图标号说明：
Figure BDA0001841999280000051
Figure BDA0001841999280000061
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种双控制器并行总线通讯装置。
参照图1，在本发明实施例中，该双控制器并行总线通讯装置包括主控制器、从控制器及数据交换电路；其中，所述数据交换电路包括硬件状态机及中间存储器；所述硬件状态机，用于根据时基信号CLK来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路；
当所述时基信号CLK由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；当所述时基信号CLK由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态。
需要说明的是，本实施例中，所述时基信号CLK(Time Control Signal，时基控制信号)用于为整个通讯过程提供严格的时序基准，所述中间存储器为SRAM(Static Random-Access Memory，静态随机存取存储器)，易于理解的是，该中间存储器还可以是其他类型的随机存储器；所述主控制器包括主内部存储器及主DMA(Direct Memory Access，直接内存存取)单元，同样所述从控制器包括从内部存储器及从DMA单元，本实施例中，控制器为MCU(Microcontroller Unite，微控制单元)，是一种微控制器。
进一步地，本实施例中，当所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通时，即为所述主控制器访问所述数据交换电路时间；当所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通时，即为所述从控制器访问所述数据交换电路时间。
本发明技术方案通过采用设置主控制器、从控制器及数据交换电路，形成了一种双控制器并行总线通讯装置。其中，所述数据交换电路包括硬件状态机及中间存储器，所述硬件状态机根据时基信号CLK来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路，当所述时基信号CLK由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；当所述时基信号CLK由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态。由此，实现了低成本、高可靠性及高性能的双控制器并行总线通讯功能。
具体地，所述主控制器包括定时器，所述从控制器包括外部中断接口；其中，
所述定时器生成的所述时基信号CLK由所述外部中断接口接收，所述时基信号CLK每个周期中的低电平持续时间与所述主控制器访问数据交换电路时间相等，所述时基信号CLK每个周期中的高电平持续时间与所述从控制器访问数据交换电路时间相等。
需要说明的是，本实施例中，所述硬件状态机根据时基信号CLK来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路，当所述时基信号CLK由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，此时所述时基信号CLK每个周期中的低电平持续时间为所述主控制器访问数据交换电路时间，而所述从控制器的并行总线信号被置于高阻状态；当所述时基信号CLK由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，此时所述时基信号CLK每个周期中的高电平持续时间为所述从控制器访问数据交换电路时间，所述主控制器的并行总线信号被置于高阻状态。
具体地，所述主控制器的并行总线及所述从控制器的并行总线分别都与所述硬件状态机连接，所述硬件状态机还与所述中间存储器的并行总线连接，所述硬件状态机还用于实现对所述中间存储器的分时控制；其中，并行总线包括控制线、数据线及地址线；
所述主控制器的并行总线控制线Control Bus1、所述主控制器的并行总线数据线Data Bus1及所述主控制器的并行总线地址线Address Bus1分别都与所述硬件状态机连接，所述从控制器的并行总线控制线Control Bus2、所述从控制器的并行总线数据线DataBus2及所述从控制器的并行总线地址线AddressBus2分别都与所述硬件状态机连接，所述硬件状态机还与所述中间存储器的并行总线控制线Control Bus、所述中间存储器的并行总线数据线Data Bus及所述中间存储器的并行总线地址线Address Bus分别连接。
需要说明的是，本实施例中，所述中间存储器作为所述数据交换电路中的存储单元，具有读取速度快、成本低廉及可靠性高等特点，配合所述硬件状态机解决了数据缓存时的总线竞争风险。
参照图2，具体地，所述硬件状态机包括并行总线控制电路100、并行总线地址电路200及并行总线数据电路300；其中，
所述并行总线控制电路100与所述主控制器的并行总线控制线Control Bus1、所述从控制器的并行总线控制线Control Bus2及所述中间存储器Control Bus的并行总线控制线分别连接，所述并行总线地址电路200与所述主控制器的并行总线地址线AddressBus1、所述从控制器的并行总线地址线Address Bus2及所述中间存储器的并行总线地址线Address Bus分别连接，所述并行总线数据电路300与所述主控制器的并行总线数据线DataBus1、所述从控制器的并行总线数据线Data Bus2及所述中间存储器的并行总线数据线Data Bus分别连接。
需要说明的是，本实施例中，所述时基信号CLK分别输入至所述并行总线控制电路100、并行总线地址电路200及并行总线数据电路300，主控制器的并行总线控制信号及从控制器的并行总线控制信号分别经由所述并行总线控制电路100作用于中间存储器的并行总线控制信号，所述主控制器的并行总线控制信号包括BHE1/WE1/CE1/OE1/BLE1，所述从控制器的并行总线控制信号包括BHE2/WE2/CE2/OE2/BLE2，所述中间存储器的并行总线控制信号包括BHE/WE/CE/OE/BLE，其中BHE(Active Low ByteHigh Enable Signal，高字节允许信号)低电平有效，WE(Active Low Write Enable Signal，读写允许信号)低电平有效，CE(Active Low Chip Enable Signal，片选信号)低电平有效，OE(Active Low OutputEnable Signal，输出允许信号)低电平有效，BLE(Active Low ByteLow Enable Signal，低字节允许信号)低电平有效。
进一步地，本实施例中，主控制器的并行总线地址信号及从控制器的并行总线地址信号分别经由所述并行总线地址电路200作用于中间存储器的并行总线地址信号，所述主控制器的并行总线地址信号包括A0_1～A15_1，所述从控制器的并行总线地址信号包括A0_2～A15_2，所述中间存储器的并行总线地址信号包括A0～A15；主控制器的并行总线数据信号及从控制器的并行总线数据信号分别经由所述并行总线数据电路300作用于中间存储器的并行总线数据信号，所述主控制器的并行总线数据信号包括D0_1～D15_1，所述从控制器的并行总线数据信号包括D0_2～D15_2，所述中间存储器的并行总线数据信号包括D0～D15。
参照图3，具体地，所述并行总线控制电路100包括第一缓冲器B1、第二缓冲器B2、第三缓冲器B3、第四缓冲器B4及第一非门G1；其中，
所述主控制器的并行总线控制线Control Bus1与所述第一缓冲器B1的输入端连接，所述第一缓冲器B1的输出端与所述中间存储器的并行总线控制线Control Bus连接，所述时基信号CLK输入至所述第一缓冲器B1的控制端，所述第二缓冲器B2的输入端与所述第一缓冲器B1的输出端连接，所述第二缓冲器B2的输出端与所述第一缓冲器B1的输入端连接，所述第二缓冲器B2的控制端接地；所述从控制器的并行总线控制线Control Bus2与所述第三缓冲器B3的输入端连接，所述第三缓冲器B3的输出端与所述中间存储器的并行总线控制线Control Bus连接，所述时基信号CLK输入至所述第一非门G1的输入端，经由所述第一非门G1的输出端输入至所述第三缓冲器B3的控制端，所述第四缓冲器B4的输入端与所述第三缓冲器B3的输出端连接，所述第四缓冲器B4的输出端与所述第三缓冲器B3的输入端连接，所述第四缓冲器B4的控制端接地。
具体地，所述并行总线地址电路200包括第五缓冲器B5、第六缓冲器B6、第七缓冲器B7、第八缓冲器B8及第二非门G2；其中，
所述主控制器并行总线地址线Address Bus1与所述第五缓冲器B5的输入端连接，所述第五缓冲器B5的输出端与所述中间存储器的并行总线地址线Address Bus连接，所述时基信号CLK输入至所述第五缓冲器B5的控制端，所述第六缓冲器B6的输入端与所述第五缓冲器B5的输出端连接，所述第六缓冲器B6的输出端与所述第五缓冲器B5的输入端连接，所述第六缓冲器B6的控制端接地；所述从控制器并行总线地址线Address Bus2与所述第七缓冲器B7的输入端，所述第七缓冲器B7的输出端与所述从控制器并行总线地址线AddressBus连接，所述时基信号CLK输入至所述第二非门G2的输入端，经由所述第二非门G2的输出端输入至所述第七缓冲器B7的控制端，所述第八缓冲器B8的输入端与所述第七缓冲器B7的输出端连接，所述第八缓冲器B8的输出端与所述第七缓冲器B7的输入端连接，所述第八缓冲器B8的控制端接地。
具体地，所述并行总线数据电路300包括第九缓冲器B9、第十缓冲器B10、第十一缓冲器B11、第十二缓冲器B12、第三非门G3、第四或门G4及第五或门G5；其中，
所述主控制器并行总线数据线Data Bus1与所述第九缓冲器B9的输入端，所述第九缓冲器B9的输出端与所述中间存储器的并行总线数据线Data Bus连接，所述时基信号CLK输入至所述第九缓冲器B9的控制端，所述第十缓冲器B10的输入端与所述第九缓冲器B9的输出端连接，所述第十缓冲器B10的输出端与所述第九缓冲器B9的输入端连接，所述第十缓冲器B10的控制端与所述第四或门G4的输出端连接，读写允许信号WE输入至所述第四或门G4的第一输入端，所述第四或门G4的第二输入端接地；所述从控制器并行总线数据线Data Bus2与所述第十一缓冲器B11的输入端连接，所述第十一缓冲器B11的输出端与所述中间存储器的并行总线数据线Data Bus连接，所述时基信号CLK输入至所述第三非门G3的输入端，经由所述第三非门G3的输出端输入至所述第十一缓冲器B11的控制端，所述第十二缓冲器B12的输入端与所述第十一缓冲器B11的输出端连接，所述第十二缓冲器B12的输出端与所述第十一缓冲器B11的输入端连接，所述第十二缓冲器B12的控制端与所述第五或门G5的输出端连接，读写允许信号WE输入至所述第五或门G5的第一输入端，所述第五或门G5的第二输入端接地。
需要说明的是，本实施例中，所述第一缓冲器B1及所述第二缓冲器B2组成一个三态双向缓冲器，以此类推，易于理解的是，所述硬件状态机电路包括六个三态双向缓冲器，所述硬件状态机根据硬件状态机电路来实现，具体控制逻辑由所述三态双向缓冲器根据所述时基信号CLK来实现；所述第四或门G4及第五或门G5是用于预留做数据读写保护，当所述读写允许信号WE为高电平时，所述主控制器的并行总线数据信号D0_1～D15_1或者所述从控制器的并行总线数据信号D0_2～D15_2经过对应的三态双向缓冲器，由所述中间存储器读到对应的控制器，反之，当所述读写允许信号WE为低电平时，所述主控制器的并行总线数据信号D0_1～D15_1或者所述从控制器的并行总线数据信号D0_2～D15_2由对应的控制器经过对应的三态双向缓冲器写到所述中间存储器中。
进一步地，当所述时基信号CLK由高电平变为低电平时，此时所述从控制器的并行总线信号，因所述时基信号CLK经过对应的非门而变为高电平，而使得所述从控制器的并行总线控制信号BHE2/WE2/CE2/OE2/BLE2、所述从控制器的并行总线地址信号A0_2～A15_2及所述从控制器的并行总线数据信号D0_2～D15_2分别被置于高阻状态，与此同时，所述主控制器的并行总线信号，因所述时基信号CLK为低电平输入，而使得所述主控制器的并行总线控制信号BHE1/WE1/CE1/OE1/BLE1、所述主控制器的并行总线地址信号A0_1～A15_1及所述主控制器的并行总线数据信号D0_1～D15_1分别作用于对应的中间存储器并行总线信号，则所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，此时所述时基信号CLK每个周期中的低电平持续时间为所述主控制器访问所述数据交换电路时间。
进一步地，当所述时基信号CLK由低电平变为高电平时，此时所述主控制器的并行总线信号，因所述时基信号CLK为高电平输入，而使得所述主控制器的并行总线控制信号BHE1/WE1/CE1/OE1/BLE1、所述主控制器的并行总线地址信号A0_1～A15_1及所述主控制器的并行总线数据信号D0_1～D15_1分别被置于高阻状态，与此同时，所述从控制器的并行总线信号，因所述时基信号CLK经过对应的非门而变为低电平，而使得所述从控制器的并行总线控制信号BHE2/WE2/CE2/OE2/BLE2、所述从控制器的并行总线地址信号A0_2～A15_2及所述从控制器的并行总线数据信号D0_2～D15_2分别作用于对应的中间存储器并行总线信号，则所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，此时所述时基信号CLK每个周期中的高电平持续时间为所述从控制器访问所述数据交换电路时间。
参照图4，本发明还提出一种双控制器并行总线通讯方法，应用于如上所述的双控制器并行总线通讯装置中，所述双控制器并行总线通讯方法包括：
步骤S10：所述定时器生成的所述时基信号CLK由所述外部中断接口接收；
步骤S21：当所述时基信号CLK由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；
步骤S31：当所述时基信号CLK由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态；
步骤S22：所述时基信号每个周期中的低电平持续时间与所述主控制器访问数据交换电路时间相等；
步骤S32：所述时基信号每个周期中的高电平持续时间与所述从控制器访问数据交换电路时间相等。
需要说明的是，本实施例中，所述硬件状态机根据所述时基信号CLK来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路，当所述时基信号CLK由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；当所述时基信号CLK由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态。由此，实现了低成本、高可靠性及高性能的双控制器并行总线通讯功能。
此外，本发明还提出一种通讯设备，所述通讯设备包括如上所述的双控制器并行总线通讯装置，或者所述通讯设备应用如上所述的双控制器并行总线通讯方法。易于理解的是，该通讯设备至少具有上述实施例所带来的有益效果。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (9)

1.一种双控制器并行总线通讯装置，其特征在于，所述双控制器并行总线通讯装置包括主控制器、从控制器及数据交换电路；其中，所述数据交换电路包括硬件状态机及中间存储器；
所述硬件状态机，用于根据时基信号来切换由所述主控制器访问所述数据交换电路或者由所述从控制器访问所述数据交换电路；
当所述时基信号由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；当所述时基信号由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态；
所述主控制器的并行总线及所述从控制器的并行总线分别都与所述硬件状态机连接，所述硬件状态机还与所述中间存储器的并行总线连接，所述硬件状态机还用于实现对所述中间存储器的分时控制；其中，并行总线包括控制线、数据线及地址线；
所述主控制器的并行总线控制线、所述主控制器的并行总线数据线及所述主控制器的并行总线地址线分别都与所述硬件状态机连接，所述从控制器的并行总线控制线、所述从控制器的并行总线数据线及所述从控制器的并行总线地址线分别都与所述硬件状态机连接，所述硬件状态机还与所述中间存储器的并行总线控制线、所述中间存储器的并行总线数据线及所述中间存储器的并行总线地址线分别连接。
2.如权利要求1所述的双控制器并行总线通讯装置，其特征在于，所述主控制器包括定时器，所述从控制器包括外部中断接口；其中，
所述定时器生成的所述时基信号由所述外部中断接口接收，所述时基信号每个周期中的低电平持续时间与所述主控制器访问数据交换电路时间相等，所述时基信号每个周期中的高电平持续时间与所述从控制器访问数据交换电路时间相等。
3.如权利要求2所述的双控制器并行总线通讯装置，其特征在于，所述硬件状态机包括并行总线控制电路、并行总线地址电路及并行总线数据电路；其中，
所述并行总线控制电路与所述主控制器的并行总线控制线、所述从控制器的并行总线控制线及所述中间存储器的并行总线控制线分别连接，所述并行总线地址电路与所述主控制器的并行总线地址线、所述从控制器的并行总线地址线及所述中间存储器的并行总线地址线分别连接，所述并行总线数据电路与所述主控制器的并行总线数据线、所述从控制器的并行总线数据线及所述中间存储器的并行总线数据线分别连接。
4.如权利要求3所述的双控制器并行总线通讯装置，其特征在于，所述并行总线控制电路包括第一缓冲器、第二缓冲器、第三缓冲器、第四缓冲器及第一非门；其中，
所述主控制器的并行总线控制线与所述第一缓冲器的输入端连接，所述第一缓冲器的输出端与所述中间存储器的并行总线控制线连接，所述时基信号输入至所述第一缓冲器的控制端，所述第二缓冲器的输入端与所述第一缓冲器的输出端连接，所述第二缓冲器的输出端与所述第一缓冲器的输入端连接，所述第二缓冲器的控制端接地；所述从控制器的并行总线控制线与所述第三缓冲器的输入端连接，所述第三缓冲器的输出端与所述中间存储器的并行总线控制线连接，所述时基信号输入至所述第一非门的输入端，经由所述第一非门的输出端输入至所述第三缓冲器的控制端，所述第四缓冲器的输入端与所述第三缓冲器的输出端连接，所述第四缓冲器的输出端与所述第三缓冲器的输入端连接，所述第四缓冲器的控制端接地。
5.如权利要求3所述的双控制器并行总线通讯装置，其特征在于，所述并行总线地址电路包括第五缓冲器、第六缓冲器、第七缓冲器、第八缓冲器及第二非门；其中，
所述主控制器并行总线地址线与所述第五缓冲器的输入端连接，所述第五缓冲器的输出端与所述中间存储器的并行总线地址线连接，所述时基信号输入至所述第五缓冲器的控制端，所述第六缓冲器的输入端与所述第五缓冲器的输出端连接，所述第六缓冲器的输出端与所述第五缓冲器的输入端连接，所述第六缓冲器的控制端接地；所述从控制器并行总线地址线与所述第七缓冲器的输入端，所述第七缓冲器的输出端与所述从控制器并行总线地址线连接，所述时基信号输入至所述第二非门的输入端，经由所述第二非门的输出端输入至所述第七缓冲器的控制端，所述第八缓冲器的输入端与所述第七缓冲器的输出端连接，所述第八缓冲器的输出端与所述第七缓冲器的输入端连接，所述第八缓冲器的控制端接地。
6.如权利要求3所述的双控制器并行总线通讯装置，其特征在于，所述并行总线数据电路包括第九缓冲器、第十缓冲器、第十一缓冲器、第十二缓冲器、第三非门、第四或门及第五或门；其中，
所述主控制器并行总线数据线与所述第九缓冲器的输入端，所述第九缓冲器的输出端与所述中间存储器的并行总线数据线连接，所述时基信号输入至所述第九缓冲器的控制端，所述第十缓冲器的输入端与所述第九缓冲器的输出端连接，所述第十缓冲器的输出端与所述第九缓冲器的输入端连接，所述第十缓冲器的控制端与所述第四或门的输出端连接，读写允许信号输入至所述第四或门的第一输入端，所述第四或门的第二输入端接地；所述从控制器并行总线数据线与所述第十一缓冲器的输入端连接，所述第十一缓冲器的输出端与所述中间存储器的并行总线数据线连接，所述时基信号输入至所述第三非门的输入端，经由所述第三非门的输出端输入至所述第十一缓冲器的控制端，所述第十二缓冲器的输入端与所述第十一缓冲器的输出端连接，所述第十二缓冲器的输出端与所述第十一缓冲器的输入端连接，所述第十二缓冲器的控制端与所述第五或门的输出端连接，读写允许信号输入至所述第五或门的第一输入端，所述第五或门的第二输入端接地。
7.一种双控制器并行总线通讯方法，应用于如权利要求1至6中任意一项所述的双控制器并行总线通讯装置中，其特征在于，所述双控制器并行总线通讯方法包括：
定时器生成的所述时基信号由外部中断接口接收；
当所述时基信号由高电平变为低电平时，所述硬件状态机将所述主控制器的并行总线与所述中间存储器的并行总线连通，所述从控制器的并行总线信号被置于高阻状态；
当所述时基信号由低电平反转为高电平时，所述硬件状态机将所述从控制器的并行总线与所述中间存储器的并行总线连通，所述主控制器的并行总线信号被置于高阻状态。
8.如权利要求7所述的双控制器并行总线通讯方法，其特征在于，该方法还包括：
所述时基信号每个周期中的低电平持续时间与所述主控制器访问数据交换电路时间相等；
所述时基信号每个周期中的高电平持续时间与所述从控制器访问数据交换电路时间相等。
9.一种通讯设备，其特征在于，所述通讯设备包括如权利要求1至6中任一项所述的双控制器并行总线通讯装置，或者所述通讯设备应用于如权利要求7至8中任一项所述的双控制器并行总线通讯方法。
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