CN106528482A - 一种基于微控制器和fpga的并行通信方法 - Google Patents

一种基于微控制器和fpga的并行通信方法 Download PDF

Info

Publication number
CN106528482A
CN106528482A CN201510582840.8A CN201510582840A CN106528482A CN 106528482 A CN106528482 A CN 106528482A CN 201510582840 A CN201510582840 A CN 201510582840A CN 106528482 A CN106528482 A CN 106528482A
Authority
CN
China
Prior art keywords
fpga
microcontroller
fsmc
pin
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510582840.8A
Other languages
English (en)
Inventor
焦平
杨志家
吕岩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenyang Institute of Automation of CAS
Original Assignee
Shenyang Institute of Automation of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenyang Institute of Automation of CAS filed Critical Shenyang Institute of Automation of CAS
Priority to CN201510582840.8A priority Critical patent/CN106528482A/zh
Publication of CN106528482A publication Critical patent/CN106528482A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus

Abstract

本发明涉及一种基于微控制器和FPGA的并行通信方法，微控制器与FPGA芯片采用一种简单有效的并行连接方式，将FPGA作为外部SRAM器件，使用微控制器内置的FSMC控制器，通过扩展的数据总线、地址总线及控制线对FPGA内部SRAM空间进行读操作和写操作，以该方式完成微控制器与FPGA的双向并行通信。本发明实现内置静态存储器控制器FSMC的微控制器与FPGA之间高速并行总线通信，相对以往微控制器与FPGA串行通信方式速度低、并行通信结构复杂，源代码多等缺点，使用易于配置的FSMC控制器，具有并行连接结构简单、通信速度快，通信可靠性高且源代码少等优点。

Description

一种基于微控制器和FPGA的并行通信方法
技术领域
本发明属于微电子领域，具体说是一种基于微控制器和FPGA的并行通信方法。
背景技术
近年来，FPGA应用已经从过去通信基础设备这一非常窄的领域迅速扩展到了今天非常广泛的应用领域。在许多新兴和快速成长的市场上，FPGA作为核心器件而被广泛采用。无线通信、工业、科学及测量、医疗设备、音视频广播、汽车、计算、存储应用和快速发展的消费品市场，都成为FPGA业务发展的重点领域。单片机以其体积小、功能齐全、价格低廉、可靠性高等方面具有独特优点，长期以来被广泛应用在各个领域。在功能上微控制器与FPGA器件有很强的互补性，微控制器具有性价比高、功能灵活、易于用户使用、良好的数据处理能力特点,FPGA则具有高速、高可靠性及开发便捷、规范等特点。因微控制器+FPGA的硬件设计架构方案既具有高速的数据采集、数据处理，并行通信及完备的控制能力等特点，可以在许多需要高性能的领域得到应用。而微控制器与FPGA之间的通信设计显得尤为重要。
目前，微控制器与FPGA之间的通信方式主要有两种：一种是低速的串行通信，包括UART和SPI等方式；另一种是高速的并行通信。串行通信缺点速度低，优点是接口简单，软件实现复杂度低。高速并行通信优点是速度高，但是接口复杂，软件实现复杂度高。因此，针对此现状，本发明一种基于STM32F746和FPGA的FSMC并行通信方式，相对以往微控制器与FPGA串行通信方式速度低、并行通信结构复杂，源代码多等缺点，使用易于配置的FSMC控制器，具有并行连接结构简单、通信速度快，通信可靠性高且源代码少等优点。
发明内容
本发明的目的在于提供一种基于微控制器和FPGA的并行通信方法。
为实现上述目的，本发明采用如下的技术方案是：
一种基于微控制器和FPGA的并行通信方法，微控制器与FPGA芯片采用并行连接方式，通过微控制器内置的静态存储器控制器将FPGA作为外部SRAM器件，静态存储器控制器使用扩展的数据总线、地址总线及控制线对FPGA内部SRAM空间进行读操作和写操作。
所述并行连接为微控制器与FPGA芯片之间的数据总线、地址总线、控制线的连接，包括：
2-1)微控制器的控制信号线引脚FSMC_NOE、FSMC_NEW和FSMC_NE分别为外部SRAM控制器的读使能信号、写使能信号和片选使能信号，分别与FPGA的信号线IOL2P、IOL2N、IOL3P引脚连接；
2-2)扩展的16位数据总线引脚FSMC_D[0..15]与FPGA输入输出引脚IOL[4P..11N]对应连接；扩展的23位地址总线引脚FSMC A[0.22]与FPGA输入输出引脚IOL[12P..23P]引脚对应连接；
2-3)中断信号线引脚INT0和INT1分别与FPGA输入输出引脚IOL24P、IOL25N对应连接。
所述读操作包括以下步骤：
3-1)微控制器接收到FPGA INT0引脚发送的读操作低电平触发中断信号；
3-2)微控制器控制FSMC_NE引脚发出FPGA片选信号，FSMC_NOE引脚发出读使能信号；
3-3)微控制器在监测到FSMC_NOE引脚信号的下降沿，将要读取数据的FPGA内部的23位地址发送到地址总线上；
3-4)FPGA发出中断信号INT0后，在FSMC_NOE引脚信号的下降沿接收23位地址，之后将该地址内的16位数据发送到数据总线；
3-5)FPGA在发出有效数据后，当监测到FSMC_NE引脚信号的上升沿时，将使中断信号引脚INT0恢复到高电平状态。
所述写操作包括以下步骤：
4-1)微控制器控制INT1引脚发出写操作低电平触发中断信号；
4-2)微控制器控制INT1引脚发出中断信号后，FSMC控制器控制FSMC_NE引脚发出FPGA低电平片选信号，FSMC_NEW引脚发出低电平写使能信号；
4-3)微控制器在FSMC_NEW引脚的下降沿，首先将要写入数据的FPGA内部23位地址发送到地址总线上，之后将待写入的16位数据发送到数据总线；
4-4)微控制器在FSMC_NE引脚的上升沿，将使中断信号INT1恢复到高电平状态；
4-5)FPGA在监测到INT1引脚由电平恢复高电平时，对内部空间数据进行读取操作
与现有技术相比，本发明具有以下有益效果及优点：
1、本发明的一种基于微控制器和FPGA的并行通信方法，实现内置静态存储器控制器FSMC的微控制器与FPGA之间高速并行总线通信，相对以往微控制器与FPGA串行通信方式速度低、并行通信结构复杂，源代码多等缺点，使用易于配置的FSMC控制器，具有并行连接结构简单、通信速度快，通信可靠性高且源代码少等优点。
2、该并行通信方法的应用可以降低微控制器与FPGA通信技术门槛和开发成本，也有利于产品集成和产品快速开发。
附图说明
图1为本发明微控制器与FPGA并行通信的连接原理图；
图2为本发明微控制器与FPGA通信时读操作的信号时序逻辑图；
图3为本发明微控制器与FPGA通信时写操作的信号时序逻辑图。
具体实施方式
下面结合附图及实施例对本发明做进一步的详细说明。
本发明涉及一种基于微控制器和FPGA(Field－Programmable Gate Array即现场可编程门阵列)的并行通信方式，包括微控制器STM32F746、静态存储器控制器FSMC(Flexible Static Memory Controller，可变静态存储控制器)、FPGA芯片。微控制器通过其内置的静态存储器控制器FSMC与FPGA芯片采用一种简单有效的并行连接方式，将FPGA内部SRAM空间作为微控制器的外部SRAM(Static Random Access Memory，即静态随机存取存储器)器件，FSMC控制器使用扩展的数据总线、地址总线及控制线对FPGA内部SRAM空间进行读写操作的过程，代替以往UART和SPI等串行通信的方式。其中，微控制器芯片型号为STM32F746ZGT6，FPGA芯片型号为XILINX XC6SLX25。
所述微控制器与FPGA芯片采用一种简单的并行连接方式，包括数据总线，地址总线及少量控制线。
所述微控制器通过其内置的静态存储器控制器FSMC将FPGA内部SRAM空间作为微控制器的外部SRAM器件，微控制器与FPGA的通信是FSMC控制器使用扩展的数据总线、地址总线及控制线对FPGA内部SRAM空间进行读操作和写操作来完成的。
图1为本发明所述的微控制器与FPGA并行通信的连接原理图。微控制器使用其内置的静态存储器控制器FSMC与FPGA采用异步INTEL模式，数据线和地址线非复用的并行方式连接，包括：
1、微控制器的控制信号线FSMC_NOE、FSMC_NEW和FSMC_NE分别为外部SRAM控制器的读使能信号、写使能信号和片选使能信号，分别与FPGA的信号线IOL2P、IOL2N、IOL3P引脚连接；
2、扩展的16位数据总线引脚FSMC_D[0..15]与FPGA输入输出引脚IOL[4P..11N]对应连接；扩展的23位地址总线引脚FSMC A[0.22]与FPGA输入输出引脚IOL[12P..23P]引脚对应连接；
3、中断信号线INT0和INT1分别与FPGA输入输出引脚IOL24P、IOL25N对应连接。
图2为本发明所述的微控制器与FPGA通信时读操作的信号时序逻辑图。微控制器对FPGA读操作时序如下：
1、微控制器接收到FPGA INT0引脚发送的读操作低电平触发中断信号；
2、微控制器控制FSMC_NE引脚发出FPGA片选信号，FSMC_NOE引脚发出读使能信号；
3、微控制器在监测到FSMC_NOE引脚信号的下降沿，将要读取数据的FPGA内部的23位地址发送到地址总线上；
4、FPGA发出中断信号INT0后，在FSMC_NOE引脚信号的下降沿接收23位地址，之后将该地址内的16位数据发送到数据总线；
5、FPGA在发出有效数据后，当监测到FSMC_NE引脚信号的上升沿时，将使中断信号引脚INT0恢复到高电平状态。
图3位本发明所述的微控制器与FPGA通信时写操作的信号时序逻辑图。微控制器对FPGA写操作时序如下：
1、微控制器控制INT1引脚发出写操作低电平触发中断信号；
2、微控制器控制INT1引脚发出中断信号后，FSMC控制器控制FSMC_NE引脚发出FPGA低电平片选信号，FSMC_NEW引脚发出低电平写使能信号；
3、微控制器在FSMC_NEW引脚的下降沿，首先将要写入数据的FPGA内部23位地址发送到地址总线上，之后将待写入的16位数据发送到数据总线；
4、微控制器在FSMC_NE引脚的上升沿，将使中断信号INT1恢复到高电平状态；
5、FPGA在监测到INT1引脚由电平恢复高电平时，对内部空间数据进行读取操作。

Claims (4)

1.一种基于微控制器和FPGA的并行通信方法，其特征在于：
微控制器与FPGA芯片采用并行连接方式，通过微控制器内置的静态存储器控制器将FPGA作为外部SRAM器件，静态存储器控制器使用扩展的数据总线、地址总线及控制线对FPGA内部SRAM空间进行读操作和写操作。
2.根据权利要求1所述的一种基于微控制器和FPGA的并行通信方法，其特征在于所述并行连接为微控制器与FPGA芯片之间的数据总线、地址总线、控制线的连接，包括：
2-1)微控制器的控制信号线引脚FSMC_NOE、FSMC_NEW和FSMC_NE分别为外部SRAM控制器的读使能信号、写使能信号和片选使能信号，分别与FPGA的信号线IOL2P、IOL2N、IOL3P引脚连接；
2-2)扩展的16位数据总线引脚FSMC_D[0..15]与FPGA输入输出引脚IOL[4P..11N]对应连接；扩展的23位地址总线引脚FSMC A[0.22]与FPGA输入输出引脚IOL[12P..23P]引脚对应连接；
2-3)中断信号线引脚INT0和INT1分别与FPGA输入输出引脚IOL24P、IOL25N对应连接。
3.根据权利要求1所述的一种基于微控制器和FPGA的并行通信方法，其特征在于所述读操作包括以下步骤：
3-1)微控制器接收到FPGA INT0引脚发送的读操作低电平触发中断信号；
3-2)微控制器控制FSMC_NE引脚发出FPGA片选信号，FSMC_NOE引脚发出读使能信号；
3-3)微控制器在监测到FSMC_NOE引脚信号的下降沿，将要读取数据的FPGA内部的23位地址发送到地址总线上；
3-4)FPGA发出中断信号INT0后，在FSMC_NOE引脚信号的下降沿接收23位地址，之后将该地址内的16位数据发送到数据总线；
3-5)FPGA在发出有效数据后，当监测到FSMC_NE引脚信号的上升沿时，将使中断信号引脚INT0恢复到高电平状态。
4.根据权利要求1所述的一种基于微控制器和FPGA的并行通信方法，其特征在于所述写操作包括以下步骤：
4-1)微控制器控制INT1引脚发出写操作低电平触发中断信号；
4-2)微控制器控制INT1引脚发出中断信号后，FSMC控制器控制FSMC_NE引脚发出FPGA低电平片选信号，FSMC_NEW引脚发出低电平写使能信号；
4-3)微控制器在FSMC_NEW引脚的下降沿，首先将要写入数据的FPGA内部23位地址发送到地址总线上，之后将待写入的16位数据发送到数据总线；
4-4)微控制器在FSMC_NE引脚的上升沿，将使中断信号INT1恢复到高电平状态；
4-5)FPGA在监测到INT1引脚由电平恢复高电平时，对内部空间数据进行读取操作。
CN201510582840.8A 2015-09-14 2015-09-14 一种基于微控制器和fpga的并行通信方法 Pending CN106528482A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510582840.8A CN106528482A (zh) 2015-09-14 2015-09-14 一种基于微控制器和fpga的并行通信方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510582840.8A CN106528482A (zh) 2015-09-14 2015-09-14 一种基于微控制器和fpga的并行通信方法

Publications (1)

Publication Number Publication Date
CN106528482A true CN106528482A (zh) 2017-03-22

Family

ID=58348379

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510582840.8A Pending CN106528482A (zh) 2015-09-14 2015-09-14 一种基于微控制器和fpga的并行通信方法

Country Status (1)

Country Link
CN (1) CN106528482A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107798117A (zh) * 2017-11-08 2018-03-13 杭州迪普科技股份有限公司 一种数据存储与读取的方法和装置
CN109188986A (zh) * 2018-10-25 2019-01-11 深圳易能电气技术股份有限公司 双控制器并行总线通讯装置、方法及通讯设备
CN109669900A (zh) * 2018-11-26 2019-04-23 中国科学院长春光学精密机械与物理研究所 Arduino Due与FPGA的数据通信方法及系统
CN110781118A (zh) * 2019-09-30 2020-02-11 深圳震有科技股份有限公司 实现并行总线从模式的方法及装置、计算机设备、介质
CN111913899A (zh) * 2020-07-02 2020-11-10 山东大学 一种基于fsmc与fpga的uart拓展方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101493698A (zh) * 2009-02-27 2009-07-29 株洲南车时代电气股份有限公司 一种基于can总线的频率信号产生方法及电路
CN103885919A (zh) * 2014-03-20 2014-06-25 北京航空航天大学 一种多dsp和fpga并行处理系统及实现方法
CN104156331A (zh) * 2014-07-21 2014-11-19 中国电子科技集团公司第四十一研究所 一种基于fpga双口ram实现的高速数据速率匹配方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101493698A (zh) * 2009-02-27 2009-07-29 株洲南车时代电气股份有限公司 一种基于can总线的频率信号产生方法及电路
CN103885919A (zh) * 2014-03-20 2014-06-25 北京航空航天大学 一种多dsp和fpga并行处理系统及实现方法
CN104156331A (zh) * 2014-07-21 2014-11-19 中国电子科技集团公司第四十一研究所 一种基于fpga双口ram实现的高速数据速率匹配方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
徐光宪 等主编: "《ARM嵌入式系统原理与应用教程》", 31 January 2014, 北京航空航天大学出版社 *
曹彬乾 等: "基于STM32+FPGA的数据采集系统的设计", 《计算机工程与设计》 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107798117A (zh) * 2017-11-08 2018-03-13 杭州迪普科技股份有限公司 一种数据存储与读取的方法和装置
CN109188986A (zh) * 2018-10-25 2019-01-11 深圳易能电气技术股份有限公司 双控制器并行总线通讯装置、方法及通讯设备
CN109188986B (zh) * 2018-10-25 2021-09-07 深圳易能电气技术股份有限公司 双控制器并行总线通讯装置、方法及通讯设备
CN109669900A (zh) * 2018-11-26 2019-04-23 中国科学院长春光学精密机械与物理研究所 Arduino Due与FPGA的数据通信方法及系统
CN110781118A (zh) * 2019-09-30 2020-02-11 深圳震有科技股份有限公司 实现并行总线从模式的方法及装置、计算机设备、介质
CN110781118B (zh) * 2019-09-30 2023-11-03 深圳震有科技股份有限公司 实现并行总线从模式的方法及装置、计算机设备、介质
CN111913899A (zh) * 2020-07-02 2020-11-10 山东大学 一种基于fsmc与fpga的uart拓展方法

Similar Documents

Publication Publication Date Title
CN106528482A (zh) 一种基于微控制器和fpga的并行通信方法
CN102831090B (zh) 一种用于星载dsp与fpga通讯接口的地址线及其优化方法
CN101923440B (zh) 一种高速异步数据采集系统
CN103677671A (zh) 一种电口模块的数据读写方法和系统
CN105786741A (zh) 一种soc高速低功耗总线及转换方法
CN103226531B (zh) 一种双端口外设配置接口电路
CN101814921B (zh) 射频识别阅读器的数字基带系统的编码模块
CN110012181A (zh) 定时控制器、包括其的调制解调器芯片和集成电路
CN203178411U (zh) 一种局部放电阵列信号的采集系统
CN102323914A (zh) 一种自动检测韦根输入的控制器接口及控制方法
CN201060394Y (zh) 一种用于高压变频器的控制器装置
CN201918981U (zh) 双相哈佛码总线信号编解码电路
CN111913899B (zh) 一种基于fsmc与fpga的uart拓展方法
CN205139636U (zh) 一种微控制器及其定时计数器
CN202351638U (zh) 基于can总线的数据采集器
CN202353595U (zh) 一种EtherCAT与RS485通信转换的网关
CN106021144A (zh) 基带芯片输入缓冲方法
CN202939792U (zh) 单相双信道通信模块
CN105786751B (zh) 一种usb-pd phy电路实现方法
CN201184970Y (zh) 船舶机舱数据采集嵌入板
CN101576866B (zh) 一种利用NandFlash总线扩展T卡的方法
CN105207868B (zh) 一种profibus dp通信模块
CN109144421A (zh) 一种加速ddr访问效率的方法及装置
CN204302718U (zh) 一种增强型通讯控制接口模块
CN202168097U (zh) 一种EtherCAT与CAN通信的网关

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20170322

RJ01 Rejection of invention patent application after publication