CN110012181A - 定时控制器、包括其的调制解调器芯片和集成电路 - Google Patents

Abstract

一种调制解调器芯片包括：处理器，被配置为生成指令；定时控制器，被配置为在指令的执行时间分别生成与指令相对应的控制信号；以及多个知识产权块，每个被配置为响应于控制信号中的对应的控制信号进行操作。定时控制器包括：堆排序电路，被配置为使用执行时间、基于堆排序、根据指令的执行次序对指令进行排序；参考计数器，被配置为生成参考时间；以及信号生成器，被配置为当参考时间匹配指令当中具有最高执行次序的当前指令的执行时间时生成与当前指令相对应的控制信号。

Description

定时控制器、包括其的调制解调器芯片和集成电路

对相关申请的交叉引用

本申请要求于2017年12月26日提交的第10-2017-0180039号韩国专利申请以及于2018年10月10日提交的第10-2018-0120607号韩国专利申请的优先权，其公开通过引用被整体合并于此。

技术领域

本发明构思的示例性实施例涉及一种半导体集成电路，并且更具体地涉及一种基于堆排序(heap sorting)的实时定时控制器、包括其的调制解调器芯片以及包括实时定时控制器的集成电路。

背景技术

诸如调制解调器芯片之类的数字芯片集包括在准确的时间控制数个内部硬件的定时控制器。

尽管基于出现在数个内部硬件的事件之间的时间差(例如，增量(delta)时间)进行操作的定时控制器可以具有简单的电路配置，但向定时控制器提供指令的处理器(例如，中央处理单元(CPU))典型地具有复杂的电路配置，其收集事件并且对事件排序、生成对应于事件的指令，以及根据执行次序顺序地向定时控制器提供所生成的指令。由于处理器的复杂的电路配置，所以处理器的工作负荷和功耗较大。

替换地，基于每个事件的绝对时间(与增量时间相反)进行操作的定时控制器将指令存储在其内部寄存器中，并且将每一个指令的执行时间与参考时间相比较，因此造成定时控制器的电路复杂度和占用面积的增加。

发明内容

本发明构思的示例性实施例提供一种定时控制器、一种包括其的调制解调器芯片以及一种包括定时控制器的集成电路，借此，处理器的工作负荷被减小，并且硬件的复杂度被降低。

根据本发明构思的示例性实施例，一种调制解调器芯片包括：处理器，被配置为生成包括不同的执行时间的指令；定时控制器，被配置为接收指令并且在指令的执行时间分别生成与指令相对应的控制信号；以及多个知识产权(IP)块，每个被配置为响应于控制信号中的对应的控制信号来操作。定时控制器包括：堆排序电路，被配置为使用执行时间、基于堆排序、根据指令的执行次序对指令进行排序；参考计数器，被配置为通过对时钟信号进行计数来生成参考时间；以及信号生成器，被配置为将参考时间与指令当中具有最高执行次序的当前指令的执行时间相比较，并且当参考时间匹配当前指令的执行时间时生成与当前指令相对应的控制信号。

根据本发明构思的示例性实施例，一种集成电路包括处理器、包括堆排序电路的定时控制器，以及多个功能块。处理器被配置为在不同的时间输出多个指令，每个指令包括执行时间。堆排序电路被配置为对在不同的时间从处理器接收到的多个指令以从最早执行时间到最迟执行时间的次序进行排序。当参考时间达到多个指令当中具有最早执行时间的指令的执行时间时，定时控制器被配置为生成与指令相对应的至少一个控制信号。多个功能块中的每一个被配置为响应于由定时控制器生成的控制信号中的对应的控制信号来操作。

根据本发明构思的示例性实施例，一种定时控制器包括接口电路、指令缓冲器、堆排序电路、参考计数器和信号生成器。接口电路被配置为从处理器顺序地接收多个指令，每个指令包括执行时间。指令缓冲器被配置为存储多个指令中具有相对早的执行时间的一个或多个指令。堆排序电路被配置为使用执行时间、基于堆排序、根据执行次序对多个指令中除一个或多个指令之外的指令进行排序并且将排序的指令存储在存储区中。参考计数器被配置为通过对时钟信号进行计数来生成参考时间。信号生成器被配置为从指令缓冲器接收一个或多个指令中具有最早执行时间的指令作为当前指令，并且当参考时间达到当前指令的执行时间时，生成表示与当前指令相对应的功能块的操作时间的控制信号。

附图说明

通过参考附图更详细地描述本发明构思的示例性实施例，本发明构思的以上所述及其他特征将变得更明显，在附图中：

图1是图示出根据本发明构思的示例性实施例的集成电路的框图。

图2是图示出根据本发明构思的示例性实施例的定时控制器的框图。

图3是图示出根据本发明构思的示例性实施例的调制解调器的框图。

图4是根据本发明构思的示例性实施例的、图示出其中在子帧周期中生成控制信号的示例，以及图示出通过无线网络传送的信号的结构的示例的图。

图5是用于描述根据本发明构思的示例性实施例的堆排序的图。

图6A和图6B是用于描述根据本发明构思的示例性实施例的堆排序方法的图。

图7A和图7B是用于描述根据本发明构思的示例性实施例的堆排序方法的图。

图8是用于描述根据本发明构思的示例性实施例的堆排序方法的图。

图9A和图9B是用于描述根据本发明构思的示例性实施例的图2的缓冲器的操作的图。

图10A和图10B是用于描述根据本发明构思的示例性实施例的图2的缓冲器的操作的图。

图11是图示出根据本发明构思的示例性实施例的定时控制器的框图。

图12是图示出根据本发明构思的示例性实施例的定时控制器的框图。

图13是图示出由根据本发明构思的示例性实施例的调制解调器执行的功能被集成到其中的应用处理器的实施示例的框图。

具体实施方式

在下文将参考附图更全面地描述本发明构思的示例性实施例。遍及附图，相同的附图标记可以指相同的要素。

应当理解的是，在每个示例性实施例内的特征或方面的描述应当典型地被认为可用于其他示例性实施例中的其他类似的特征或方面，除非上下文清楚地另外指出并非如此。

将理解的是，在本文使用术语“第一”、“第二”、“第三”等等用于将一个要素与另一个相区分，并且要素不受限于这些术语。因此，示例性实施例中的“第一”要素可以被描述为另一个示例性实施例中的“第二”要素。

将理解的是，当组件被称为“连接到”(例如，电连接到)另一个组件时，其能够被直接地连接到其他组件，或者可以存在中间的组件。

作为本发明构思的领域的传统，在功能块、单元和/或模块方面，描述了示例实施例，并且在附图中图示出示例实施例。那些本领域技术人员将理解，通过可以使用基于半导体的制作技术或其他制造技术形成的诸如逻辑电路、分立的组件、微处理器、硬连线电路、存储器元件、有线连接等等的电子(或光学)电路来物理地实施这些块、单元和/或模块。在块、单元和/或模块通过微处理器或类似物被实施的情况下，它们可以使用软件(例如，微指令)被编程以执行在本文讨论的各种功能，并且可以可选地被固件和/或软件来驱动。

图1是图示出根据本发明构思的示例性实施例的集成电路100的框图。

图1的集成电路100可以例如被实施为各种类型的数字信号处理系统，并且可以构成计算系统的整体或仅仅一部分。作为非限制性的示例，集成电路100可以被配备在电子设备中，诸如膝上型计算机、智能电视(TV)、智能电话、平板机个人计算机(PC)、个人数字助理(PDA)、企业数字助理(EDA)、数字照相机、便携式多媒体播放机(PMP)、便携式导航设备(PND)、手持式游戏控制台、移动因特网设备(MID)、多媒体设备、可穿戴计算机、物联网(IoT)设备、万物互联(IoE)设备、电子书等等。在示例性实施例中，集成电路100可以是无线通信设备中所包括的调制解调器。

参考图1，集成电路100可以包括处理器110、系统存储器160、定时控制器(也被称为定时控制器电路)120、定时控制存储器130以及多个知识产权(IP)块。例如，集成电路可以包括第一IP块(IP1)140和第二IP块(IP2)150。集成电路100的元件(例如处理器110、系统存储器160、定时控制器120、定时控制存储器130以及多个IP块)可以通过总线170来传送或接收数据。在图1中，集成电路100被图示为包括两个IP块(例如，第一IP块(IP1)140和第二IP块(IP2)150)，然而，这是为了描述的方便起见并且示例性实施例不限于此。例如，在示例性实施例中，集成电路100可以包括三个或更多IP块。

处理器110可以控制集成电路100的总体操作并且可以被实施为例如中央处理单元(CPU)、微处理器、数字信号处理器等等。在示例性实施例中，处理器110可以被实施为多核处理器，诸如像双核处理器或者四核处理器。

处理器110可以生成用于调度多个IP块的事件的发生的多个指令IS。例如，第一IP块140和第二IP块150可以向定时控制器120传送多个指令IS。多个指令IS可以包括命令以生成用于控制第一IP块140和第二IP块150的操作(例如，操作时间)的控制信号。多个指令IS可以在不同的时间被生成并且被传送。在示例性实施例中，多个指令IS中的每一个可以包括执行时间和标识(ID)。执行时间可以表示对应的指令被执行时的绝对时间，并且ID可以表示基于执行对应的指令而生成的控制信号和/或控制信号被传送到其的IP块。

在示例性实施例中，处理器110可以通过总线170向定时控制器120传送对应于多个指令IS中的每一个的指令数据。总线170的协议可以是高级微控制器总线体系结构(AMBA)协议，诸如像高级高性能总线(AHB)、高级外围总线(APB)、高级可扩展接口(AXI)、AXI4，或者AXI连贯性扩展(ACE)，并且另外，可以使用诸如uNetwork、核连接，或者OCP-IP的开放式核协议的协议。处理器110可以生成具有基于总线170的协议的格式的指令，并且可以通过总线170向定时控制器120传送所生成的指令。

系统存储器160可以根据处理器110的控制进行操作，并且可以例如被用作工作存储器、缓冲存储器、高速缓存存储器等等。例如，系统存储器160可以被实施为诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)之类的易失性存储器，或者诸如相变随机存取存储器(PRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)、电阻随机存取存储器(ReRAM)或者闪速存储器之类的非易失性存储器。

多个IP块(例如，第一IP块140和第二IP块150)可以是执行单独功能或彼此相关联的各种功能的功能块。例如，当集成电路100被实施为调制解调器时，第一IP块140和第二IP块150可以是将发送电路配置为发送传输数据并且将接收电路配置为处理接收数据的硬件块。

多个IP块中的每一个可以在对应的时间操作，并且定时控制器120可以调度多个IP块的操作时间。定时控制器120可以从处理器110接收多个指令IS并且可以在对应的执行时间执行多个指令IS中的每一个，因此生成向多个IP块提供的控制信号(例如，第一控制信号ctrl1和第二控制信号ctrl2)。第一IP块140可以响应于第一控制信号ctrl1在某时间操作，并且第二IP块150可以响应于第二控制信号ctrl2在另一个某时间操作。在示例性实施例中，多个控制信号可以被一个IP块接收。以这样的方式，定时控制器120可以基于由定时控制器120接收的多个指令IS来生成将被提供给多个IP块的第一控制信号ctrl1和第二控制信号ctrl2。因此，多个IP块中的每一个可以被定时控制器120控制为在某时间操作。

例如，定时控制器120可以生成参考时间，并且当参考时间达到多个指令IS当中具有最高执行次序的指令的执行时间时，定时控制器120可以执行该指令以生成控制信号。在示例性实施例中，可以通过执行一个指令来生成与同一IP块或不同IP块相对应的多个控制信号。

可以在不同的时间接收多个指令IS，并且执行多个指令IS的执行时间可以不同。接收多个指令IS的次序可能不匹配多个指令IS的执行次序。例如，较早接收的指令IS的执行时间可能比较迟接收的指令IS的执行时间晚(其中，在较迟接收的指令之前接收了较早接收的指令IS)。定时控制器120可以包括根据执行次序对多个指令IS进行排序的堆排序电路50。

堆排序电路50可以基于堆排序算法、根据执行次序对多个指令IS进行排序。堆排序电路50可以基于多个指令IS中的每一个的执行时间来执行堆排序算法，并且因此，可以从具有最高执行次序的指令到具有最低执行次序的指令将多个指令IS顺序地排序。

堆排序电路50可以将排序的多个指令IS存储在定时控制存储器(在下文被称为存储器)130中。在示例性实施例中，存储器130可以是定时控制器120的专用存储器。存储器130可以存储多个指令IS并且可以向定时控制器120输出排序的多个指令IS。例如，存储器130可以被实施为诸如DRAM或SRAM之类的易失性存储器，但是不限于此。在示例性实施例中，存储器130可以被实施为诸如NAND闪存存储器、PRAM、ReRAM或者MRAM之类的非易失性存储器。在示例性实施例中，堆排序电路50可以将排序的多个指令IS存储在内部存储区中。

当接收新的指令IS时，堆排序电路50可以实时地将新接收的指令IS和预先排序的指令IS重新排序。堆排序电路50可以从存储器130中读取被预先排序并且存储在存储器130中的指令IS，并且可以对排序的指令IS执行堆排序算法，从而将多个指令IS重新排序。

在配备有根据比较性示例的定时控制器的集成电路中，其中，定时控制器基于事件之间的时间差(例如，增量时间)来控制出现在IP块中的事件，处理器生成表示稍后将被执行的事件的所有指令，以时间次序对指令进行排序，并且向定时控制器传送排序的指令IS。根据比较性示例的定时控制器执行一个指令并且然后在预先确定的增量时间之后执行另一个指令，因此生成控制信号。根据基于增量时间的根据比较性示例的定时控制器的操作，在先前提供到定时控制器的指令被执行时，可能难以额外执行另一个指令。而且，因为根据示例性实施例的定时控制器基于增量时间进行操作，所以当在最后一个指令被执行之后不存在将被执行的指令时，定时控制器不能执行任何操作。也就是说，因为在事件之间不存在连续性，所以需要时间恢复。因此，处理器尽可能长地收集事件，并且当收集完成时，处理器以时间次序将对应于事件的指令排序并且在下一个周期开始之前(例如，当集成电路是调制解调器时，在下一个子帧开始之前)向定时控制器提供排序的指令IS。因此，处理器的工作负荷和处理功率可能较大，导致集成电路的性能的降低。

然而，在根据本发明构思的示例性实施例的集成电路100中，因为定时控制器120基于绝对时间来执行多个指令IS，所以处理器110可以生成每个包括作为绝对时间的执行时间的指令IS。定时控制器120可以根据执行时间(例如，执行次序)对多个指令IS进行排序，并且因此，因为处理器110不对指令IS进行排序，所以处理器110的工作负荷和处理功率可以减小。而且，定时控制器120可以基于堆排序算法实时地对接收的指令进行排序。因此，在示例性实施例中，处理器110不基于执行时间按顺序生成指令，因此增强了处理器110执行其他任务的可用性程度。

图2是图示出根据本发明构思的示例性实施例的定时控制器120的框图。

参考图2，定时控制器120可以包括接口10、缓冲器20、参考计数器(也被称为参考计数器电路)30、信号生成器(也被称为信号生成器电路)40和堆排序电路50。

接口10可以通过总线(例如，图1的总线170)向处理器(例如，图1的处理器110)传送数据或从其接收数据。接口10可以从处理器110接收多个指令IS。接口10可以接收具有基于总线70的协议的格式的指令(例如，指令数据D_IS)，并且可以改变指令数据D_IS的格式，因此基于定时控制器120的数据协议来生成指令IS。

定时控制器120可以向缓冲器20提供指令IS。指令IS可以包括命令以生成与多个IP块IP1至IPn之一相对应的至少一个控制信号。如以上参考图1所述，指令IS可以包括表示执行指令IS的绝对时间的执行时间，以及通过执行指令IS所生成的至少一个控制信号和/或表示至少一个控制信号被传送到其的至少一个IP块的ID。

在示例性实施例中，指令数据D_IS可以包括控制定时控制器120的内部元件(例如，接口10、缓冲器20、参考计数器30、信号生成器40和堆排序电路50)的控制指令，并且接口10可以生成基于控制指令来控制定时控制器120的内部元件的控制信号。例如，接口10可以基于与参考计数器30相对应的控制指令来生成参考计数器控制信号Rctrl，并且可以向参考计数器30提供参考计数器控制信号Rctrl。参考计数器30可以响应于参考计数器控制信号Rctrl来改变配置。

参考计数器30可以对系统时钟信号SCLK进行计数以生成参考时间RT。例如，参考计数器30可以基于系统时钟信号SCLK的计数来生成计数值并且可以输出计数值作为参考时间RT。在示例性实施例中，当包括定时控制器120的集成电路(例如，图1的集成电路100)是调制解调器时，参考计数器30可以对子帧的周期中的系统时钟信号SCLK进行计数，因此在每个子帧生成参考时间RT。

在示例性实施例中，参考计数器30可以以集成电路100的操作速度的M(其中M是等于或大于二的整数)倍进行操作，并且可以以集成电路100的操作速度M倍的速度来增加计数值。例如，当假定集成电路100的操作速度是1.28兆码片每秒(Mcps)并且参考计数器30以集成电路100的操作速度的八倍操作时，参考计数器30的操作速度是10.24兆赫(MHz)，并且参考计数器30以1秒/10.24MHz将计数值增加一。

当参考时间RT达到从处理器110接收到的多个指令IS中具有最高执行次序的指令(例如，当前将被执行的指令(在下文被称为当前指令)PIS)的执行时间时，信号生成器40可以生成与当前指令PIS相对应的控制信号。可以向多个IP块IP1至IPn的对应的IP块输出所生成的控制信号。在图2中图示出的示例性实施例中，n是大于或等于三的整数。然而，示例性实施例不限于此。例如，在示例性实施例中，n可以是大于或等于一的整数。

例如，信号生成器40可以向缓冲器20传送当前指令请求PREQ并且可以从缓冲器20接收当前指令PIS。当前指令PIS可以是尚未被执行并且在存储在缓冲器20和存储器130中的指令IS(例如，从处理器110接收到的多个指令IS)中具有最早执行时间的指令IS。

信号生成器40可以将当前指令PIS的执行时间与参考时间RT相比较。在示例性实施例中，信号生成器40包括用于执行比较的单个比较器。当执行时间匹配参考时间RT时，信号生成器40可以执行当前指令PIS以生成与当前指令PIS相对应的控制信号。例如，信号生成器40可以基于在当前指令PIS中所包括的ID来生成至少一个控制信号，并且可以向多个IP块IP1至IPn中的对应的IP块传送所生成的控制信号。

在信号生成器40生成至少一个控制信号之后，信号生成器40可以向缓冲器20传送当前指令请求PREQ。信号生成器40可以接收接下来将被执行的指令作为来自缓冲器20的当前指令PIS。

缓冲器20可以从接口10接收指令IS并且可以将所接收的指令IS存储在其内部寄存器中。缓冲器20可以被称为指令缓冲器。在示例性实施例中，缓冲器20可以包括N(其中，N是等于或大于一的整数)个数量的寄存器，并且缓冲器20可以存储在同一时间或不同时间从接口10接收到的多个指令IS中具有相对较早执行时间的N个指令IS。缓冲器20可以将N个指令IS的执行时间相比较，并且可以基于比较的结果根据执行次序分别将N个指令IS存储在N个寄存器中。

缓冲器20可以向堆排序电路50提供多个指令IS中具有相对较迟执行时间的指令IS。缓冲器20可以将写入使能信号En与指令IS一起提供给堆排序电路50。

在N个指令IS被存储在N个寄存器中的状态中，当从接口10接收到新的指令IS时，缓冲器20可以将所接收的指令IS的执行时间与N个指令IS中的每一个的执行时间相比较，并且可以基于比较的结果来更新存储在N个寄存器中的N个指令IS。

当缓冲器20从信号生成器40接收当前指令请求PREQ时，缓冲器20可以将存储在N个寄存器的第一寄存器中并且具有最早执行时间的指令作为当前指令PIS提供给信号生成器40。缓冲器20可以在存储在第二至第N寄存器中的N-1个数量的指令当中每次移位一个指令，以将N-1个指令存储在第一至N-1寄存器中。缓冲器20可以向堆排序电路50传送新的指令请求NREQ，并且，然后，当从堆排序电路50接收到指令IS时，缓冲器20可以将所接收的指令IS存储在第N寄存器中。

堆排序电路50可以使用执行时间、基于堆排序、根据执行次序对从缓冲器20接收到的指令IS进行排序，并且可以将排序的指令SIS存储在存储器130中。

当从缓冲器20接收到新指令请求NREQ时，堆排序电路50可以读取存储在存储器130中的排序的指令SIS中具有最高执行次序的指令IS(例如，具有最早执行时间的指令IS)，并且可以向缓冲器20提供读取的指令IS。

堆排序电路50可以包括堆排序逻辑51和存储器控制器52。存储器控制器52可以控制堆排序逻辑51和定时控制存储器130，使得基于执行时间以升序对从缓冲器20接收到的指令IS进行排序，并且将排序的指令SIS存储在存储器130中。

当从缓冲器20接收到写使能信号EN和指令IS时，存储器控制器52可以向堆排序逻辑51传送所接收的指令IS和表示写入操作的操作模式信号OPMD。可以向存储器130提供操作模式信号OPMD。而且，当从缓冲器20接收到新的指令请求NREQ时，存储器控制器52可以向堆排序逻辑51和/或存储器130传送表示读取操作的操作模式信号OPMD。当具有最早执行时间的指令IS从存储器130被读取并且由存储器控制器52接收时，存储器控制器52可以向缓冲器20传送从存储器130读取的指令IS。

在堆排序逻辑51将指令IS存储在存储器130中或从存储器130读取指令IS的情况下，堆排序逻辑51可以基于堆排序对指令IS进行排序。可以基于配置最小堆积树的堆排序算法来实施堆排序逻辑51。堆排序逻辑51可以实时地对指令IS进行排序。以下将参考图5至图8来描述堆排序逻辑51中的操作(例如，基于堆排序算法的排序方法)。

在堆排序逻辑51对最大K(其中K是等于或大于二的整数)个指令进行排序的情况下，利用时钟信号(例如，系统时钟信号SCLK)中的log(K)个数量的时钟。为了使堆排序逻辑51实时地对指令IS进行排序，堆排序逻辑51可以以参考计数器30的操作速度的log(K)倍或更多倍的速度操作。

如上所述，在根据本发明构思的示例性实施例的定时控制器120中，当添加指令时，堆排序电路50可以基于堆排序、根据执行次序、实时地对指令进行排序。因此，生成指令的处理器110的工作负荷可以减小，并且处理器110的可用性程度可以增加。

当参考时间RT达到每一个指令的执行时间时，可以执行指令。在将参考时间RT与每一个指令的执行时间相比较以便确定参考时间RT是否达到每一个指令的执行时间的情况下，可以利用与指令的数量相对应的数量的比较器。因此，根据比较性示例的定时控制器的复杂度可能较高，并且其面积可能较大。

然而，如上所述，在根据本发明构思的示例性实施例的定时控制器120中，信号生成器40可以将参考时间RT与将最早被执行的指令的执行时间相比较，并且当参考时间RT达到执行时间时，信号生成器40可以执行指令并且可以将参考时间RT与接下来将被执行的指令的执行时间相比较。以这样的方式，信号生成器40可以根据指令的执行次序顺序地将参考时间RT与指令的执行时间相比较，并且因此，在示例性实施例中，仅仅一个比较器是足够的。因此，定时控制器120的复杂度和面积可以减小。而且，可以将由堆排序电路50排序的指令IS存储在存储器130中，而非大尺寸寄存器中，并且因此定时控制器120的面积可以减小。

图3是图示出根据本发明构思的示例性实施例的调制解调器200的框图。

参考图3，调制解调器200可以包括CPU 210、定时控制器220、存储器230、发送电路240以及接收电路250。发送电路240可以包括编码器241、调制器242、资源映射器243以及发送过滤器244。接收电路250可以包括解码器251、解调器252、信道估计器253以及接收过滤器254。定时控制器220可以包括堆排序电路221。堆排序电路221的配置和操作可以与以上参考图2所描述的堆排序电路50的配置和操作相同。因此，为了方便解释起见，省略其进一步的描述。除发送电路240和接收电路250之外，调制解调器200可以另外包括其他元件。可以利用硬件或者软件和硬件的组合来实施传输电路240和接收电路250中的每一个的元件。调制解调器200可以被实施为片上系统(SoC)的一个块，或者可以被实施为一个半导体芯片(例如，调制解调器芯片)。

CPU 210可以控制调制解调器200的总体操作。CPU 210可以向传输电路240和接收电路250提供配置控制信号CTRL，其控制发送电路240和接收电路250中的每一个的元件的配置。CPU 210可以生成控制发送电路240和接收电路250中的每一个的元件的操作时间的多个指令IS，并且可以向定时控制器220传送多个指令IS。多个指令IS可以被生成并且在不同的时间被传送。

以上参考图2给出的对定时控制器120的描述可以被应用于图3的定时控制器220。定时控制器220可以基于堆排序、根据指令IS的执行次序、实时地对多个指令IS进行排序。可以将排序的指令SIS存储在存储器230中。排序的指令SIS可以从存储器230中被读取并且可以用于生成控制信号(例如，第一至第m控制信号)ctrl1至ctrlm。在图3中所图示的示例性实施例中，m是大于或等于四的整数。然而，示例性实施例不限于此。例如，在示例性实施例中，m可以是大于或等于一的整数。定时控制器220的配置和操作与以上参考图2所描述的定时控制器120的配置和操作相同。因此，为了方便解释起见，省略其进一步的描述。

发送电路240可以处理发送信号以生成对应于基带信号的发送数据D_Tx。可以向射频(RF)芯片260传送从发送电路240输出的发送数据D_Tx，并且RF芯片260可以将发送数据D_Tx转换为RF发送信号，并且可以向无线网络输出RF发送信号。可以通过使用RF芯片260将通过无线网络接收的RF接收信号转换为对应于基带信号的接收数据D_Rx，并且可以向接收电路250传送接收数据D_Rx。接收电路250可以处理接收数据D_Rx以获取接收信号。

无线网络可以是蜂窝网络，诸如像第3代(3G)网络、第5代无线(5G)网络、长期演进(LTE)网络、高级LTE网络、码分多址(CDMA)网络，或者全球移动通信系统(GSM)网络，或诸如无线局域网网络(WLAN)之类的者无线网络。然而，本公开不限于此。

可以向发送电路240的元件(例如，编码器241、调制器242、资源映射器243和发送过滤器244)和接收电路250的元件(例如，解码器251、解调器252、信道估计器253和接收过滤器254)提供由定时控制器220生成的控制信号ctrl1至ctrlm。发送电路240和接收电路250的每一个元件可以响应于对应的控制信号在某时间操作。在示例性实施例中，可以向RF芯片260提供由定时控制器120生成的至少一个控制信号(例如，第m控制信号ctrlm)。RF芯片260可以基于第m控制信号进行操作。RF芯片260可以基于第m控制信号与调制解调器200的发送电路240和接收电路250同步地进行操作。

图4是根据本发明构思的示例性实施例的、图示出其中在子帧周期中生成控制信号的示例以及图示出通过无线网络传送的信号的结构的示例的图。

参考图4，通过无线网络传送的信号可以包括多个帧，并且一个帧(被称为无线电帧)可以包括多个子帧SF0至SF9。在图4中，一个帧被图示为包括十个子帧SF0至SF9。然而，示例性实施例不限于此。例如，在示例性实施例中，子帧的数量可以取决于无线网络的类型而改变。

可以在子帧的一个周期中在不同的时间生成多个控制信号(例如，第一至第三控制信号)ctrl1至ctrl3。在这种情况下，被生成的多个控制信号ctrl1至ctrl3可以表示多个控制信号ctrl1至ctrl3的上升沿或下降沿被生成。因此，多个控制信号ctrl1至ctrl3的电平被移位或者多个控制信号ctrl1至ctrl3的脉冲被生成。对应于多个控制信号ctrl1至ctrl3的IP块(例如，图3的发送电路240和接收电路250中的每一个的元件)和RF芯片260可以响应于多个控制信号ctrl1至ctrl3中的每一个的下降沿或上升沿以及电平移位或脉冲来操作。

参考图2和图4，可以通过定时控制器(例如，图2的定时控制器120)来生成多个控制信号ctrl1至ctrl3。可以基于不同的指令来生成多个控制信号ctrl1至ctrl3。例如，其中参考计数器30输出1,000个时钟的计数值作为参考时间RT的周期可以被定义为子帧的一个周期。当参考计数器30输出100个时钟的计数值时，信号生成器40可以执行具有对应于100个时钟的执行时间的指令，因此生成第一控制信号ctrl1。信号生成器40可以在参考时间RT对应于100个时钟的时间生成具有激活电平(例如，高电平)的第一控制信号ctrl1。

类似地，当参考计数器30输出300个时钟的计数值、700个时钟的计数值以及750个时钟的计数值时，信号生成器40可以执行具有对应于100个时钟、300个时钟、700个时钟以及750个时钟的相应执行时间的指令，因此生成第二控制信号ctrl2和第三控制信号ctrl3。

图5是用于描述根据本发明构思的示例性实施例的堆排序的图。

参考图5，堆排序可以是其中以被称作堆的二叉树结构(在下文被称为堆积树结构)配置数据，并且对数据进行排序的方法。在堆积树结构中，两个下节点(例如，两个子节点)CN1和CN2可以连接到作为上节点的父节点PN。例如，每一个节点可以具有两个子节点。可以将父节点PN与两个子节点CN1和CN2中的每一个相比较，并且因此可以维持排序状态。根据最大值排序方法，父节点PN的值(数据)可以大于子节点CN1和CN2中的每一个的值。根据最小值排序方法，父节点PN的值(数据)可以小于子节点CN1和CN2中的每一个的值。

当新的值被输入或者最高节点的值被输出时，可以通过将仅仅将对应节点的分枝进行重新排序的过程来执行较少数量的算术运算，因此维持堆积树结构。

图6A和图6B是用于描述根据本发明构思的示例性实施例的堆排序方法的图。

图6A图示出由堆排序逻辑(例如，图2的堆排序逻辑51)接收的指令IS。图6B图示出通过使用堆排序逻辑(例如，图2的堆排序逻辑51)来配置最小堆积树的方法。图6A和图6B图示出其中添加指令(例如，节点的值)的插入操作。

参考图6A，指令IS可以包括执行时间ET和ID。可以基于每一个指令IS1至IS5的执行时间来对所接收的指令IS1至IS5进行排序。

参考图6A和图6B，堆积树结构的节点(例如，第一至第五节点N1至N5)的值可以对应于指令(例如，第一至第五指令)IS1至IS5的执行时间ET。在第一至第四指令IS1至IS4被接收的状态中，第一至第四指令IS1至IS4的执行时间ET可以分别对应于第一至第四节点N1至N4的值。随后，当接收到第五指令IS5时，作为第五指令IS5的执行时间ET的25可以被连接到第二节点N2作为第五节点N5的值。在这种情况下，作为对应于父节点的第二节点N2的值50大于作为对应于子节点的第五节点N5的值25。因此，第二节点N2的值和第四节点N4的值可以交换。因此，可以维持最小堆积树。

可以基于图6B中图示出的堆排序方法根据其执行次序对第一至第五指令IS1至IS5进行排序。可以将排序的第一至第五指令IS1至IS5存储在存储器(例如，图2的存储器130)中。

图7A和图7B是用于描述根据本发明构思的示例性实施例的堆排序方法的图。

图7A图示出由堆排序逻辑(例如，图2的堆排序逻辑51)接收的指令IS。图7B图示出配置最小堆积树的方法。图7A和图7B图示出其中添加指令(例如，节点的值)的插入操作。

参考图7A和图7B，在第一至第六指令IS1至IS6被接收的状态中，第一至第六指令IS1至IS6的执行时间ET可以分别对应于第一至第六节点N1至N6的值。随后，当接收到第七指令IS7时，作为第七指令IS7的执行时间ET的10可以连接到第三节点N3作为第七节点N7的值。在这种情况下，作为对应于父节点的第三节点N3的值100大于作为对应于子节点的第七节点N7的值10。因此，第三节点N3的值和第七节点N7的值可以交换。

在第三节点N3的值和第七节点N7的值交换之后，作为对应于父节点的第一节点N1的值20大于作为对应于子节点的第三节点N3的值10。因此，第一节点N1的值和第三节点N3的值可以交换。因此，可以维持最小堆积树。

可以基于图7B中图示出的堆排序方法根据其执行次序对第一至第七指令IS1至IS7进行排序。可以将排序的第一至第七指令IS1至IS7存储在存储器(例如，图2的存储器130)中。

图8是用于描述根据本发明构思的示例性实施例的堆排序方法的图。

图8图示出从最小堆积树结构中删除最高节点的值的删除操作。例如，如上所述，当输出基于堆排序方法根据执行次序排序和存储的指令当中、具有最高执行次序的指令(例如，对应于堆积树结构的最高节点的指令)时，可以删除最高节点(例如，第一节点N1的值)。

参考图8，当第一节点N1的值被删除时，对应于第一节点N1的子节点的第二和第三节点N2和N3的值中的更小的值可以移动到第一节点N1。因此，作为第三节点N3的值20可以移动到第一节点N1。随后，对应于第三节点N3的子节点的第六和第七节点N6和N7的值中的更小的值可以移动到第三节点N3。因此，作为第七节点N7的值100可以移动到第三节点N3。因此，可以维持最小堆积树。可以基于最小堆积树结构来对分别与节点相对应的指令进行重新排序和存储。

图9A和图9B是用于描述根据本发明构思的示例性实施例的图2的缓冲器20的操作的图。

图9A和图9B是用于描述通过根据图1的信号生成器40的请求使用图1的缓冲器20来向信号生成器40提供存储的指令当中具有最高执行次序的指令的图。

参考图2和图9A，缓冲器20可以包括多个寄存器(例如，第一至第七寄存器)R0至R6。在图9A中，缓冲器20被图示为包括七个寄存器。然而，示例性实施例不限于此。例如，在示例性实施例中，缓冲器20可以包括一个寄存器或者两个或更多寄存器。

可以将七个指令存储在第一至第七寄存器R0至R6中。每一个指令可以包括执行时间ET和ID。可以根据基于执行时间ET所确定的执行次序将七个指令存储在第一至第七寄存器R0至R6中。可以将具有最高执行次序的第三指令IS3存储在第一寄存器R0中，并且可以将具有最低执行次序的第八指令IS8存储在第七寄存器R6中。

当从信号生成器40接收到当前指令请求PREQ时，缓冲器20可以将具有最高执行次序的指令(例如，存储在第一寄存器R0中的第三指令IS3)作为当前指令PIS提供给信号生成器40。

当输出第三指令IS3时，缓冲器20可以将存储在第二至第七寄存器R1至R6中的指令移动到第一至第六寄存器R0至R5。因此，第七寄存器R6可以为空。缓冲器20可以向堆排序电路50传送新的指令请求NREQ。响应于新的指令请求NREQ，堆排序电路50可以传送存储在存储器130中的指令当中具有最高执行次序的指令(例如，第十指令IS10)。如图9B中所图示的，缓冲器20可以将所传送的第十指令IS10存储在第七寄存器R6中。

图10A和图10B是用于描述根据本发明构思的示例性实施例的图2的缓冲器20的操作的图。

例如，图10A和图10B是用于描述通过使用图2的缓冲器20从图2的接口10接收新的指令的操作的图。

参考图2和图10A，可以根据执行次序将七个指令存储在缓冲器20的第一至第七寄存器R0至R6中。当从接口10接收到新的指令(例如，第十指令IS10)时，缓冲器20可以将第十指令IS10的执行时间ET与存储的七个指令的每一个执行时间ET相比较。第十指令IS10的执行时间ET可以是150，其比作为存储在第六寄存器R5中的第九指令IS9的执行时间ET 200早。因此，如图10B所图示的，缓冲器20可以将存储在第六寄存器R5中的第九指令IS9存储在第七寄存器R6中，并且可以将第十指令IS10存储在第六寄存器R5中。在该处理之后，如图10B中所示，先前存储在第七寄存器R6中的第八指令IS8不被存储在缓冲器20中。因此，缓冲器20可以向堆排序电路50传送写使能信号EN和第八指令IS8。堆排序电路50可以基于堆排序对预存在存储器130中的指令和传送的第八指令IS8进行重新排序，并且可以将排序的指令SIS存储在存储器130中。

图11是图示出根据本发明构思的示例性实施例的定时控制器120a的框图。

参考图11，定时控制器120a可以包括接口10、参考计数器30、第一缓冲器20a、信号生成器40以及堆排序电路50a。图11的接口10、参考计数器30、第一缓冲器20a和信号生成器40的操作与图2的接口10、参考计数器30、缓冲器20和信号生成器40的那些操作相同。因此，为了方便解释起见，省略其进一步的描述。

在图11中图示出的示例性实施例中，堆排序电路50a可以包括堆排序逻辑51和第二缓冲器53。与第一缓冲器20a相比，第二缓冲器53可以包括更多寄存器。堆排序电路50a可以基于堆排序、根据执行次序对从第一缓冲器20a接收到的指令IS进行排序，并且可以将排序的指令SIS存储在第二缓冲器53中。

图12是图示出根据本发明构思的示例性实施例的定时控制器120b的框图。

参考图12，定时控制器120b可以包括接口10、参考计数器30、信号生成器40以及堆排序电路50b。图12的接口10、参考计数器30和信号生成器40的操作与图2的接口10、参考计数器30和信号生成器40的那些操作相同。因此，为了方便解释起见，省略其进一步的描述。

在图12的示例性实施例中，堆排序电路50b可以包括堆排序逻辑51和缓冲器54。缓冲器54可以包括多个寄存器。堆排序电路50b可以基于堆排序、根据执行次序对从接口10接收到的指令IS进行排序，并且可以将排序的指令SIS存储在缓冲器54中。当从信号生成器40接收到当前指令请求PREQ时，堆排序逻辑51可以将存储在缓冲器54中的指令当中具有最高执行次序的指令(例如，对应于最小堆积树结构中的最高节点的指令)作为当前指令PIS提供给信号生成器40。堆排序逻辑51可以基于以上参考图8所描述的堆排序方法对存储在缓冲器54中的其他指令进行重新排序，并且可以将排序的指令SIS存储在缓冲器54中。

图13是图示出由根据本发明构思的示例性实施例的调制解调器执行的功能被集成到其中的应用处理器的实施示例的框图。调制解调器的功能可以被集成到图13的应用处理器中，并且因此图13的应用处理器可以被称为ModAP。

参考图13、应用处理器300可以被实施为SoC并且可以包括CPU 310、RAM 320、只读存储器(ROM)330、存储器控制器340、显示控制器350以及调制解调器360。调制解调器360可以包括基于绝对时间进行操作的定时控制器361。

CPU 310可以处理或者执行存储在ROM 330和/或RAM 320中的程序和/或数据。根据示例性实施例，CPU 310可以执行存储在ROM 330和/或RAM 320中的程序以控制调制解调器360的功能。ROM 330可以非易失性地存储程序和/或数据并且可以例如被实施为可擦除可编程序只读存储器(EPROM)或者电可擦可编程只读存储器(EEPROM)。RAM 320可以被实施为例如诸如DRAM或者SRAM之类的存储器。

存储器控制器340可以访问外部存储器345，并且基于数据存取请求，存储器控制器340可以控制外部存储器345来写入或者读取数据。显示控制器350可以向显示设备355提供图像数据并且可以控制显示设备355的图像显示操作。

调制解调器360可以向外部RF芯片365传送发送数据并且可以从外部RF芯片365接收接收数据。调制解调器360可以包括基于绝对时间进行操作的定时控制器361。定时控制器361可以基于堆排序实时地对接收的指令进行排序。定时控制器361可以将排序的指令存储在存储器中，并且执行指令，定时控制器361可以以下降的执行次序来顺序地将参考时间与指令相比较。因此，定时控制器361和调制解调器360中的每一个的硬件复杂度和面积可以减小。

所有元件(例如，在图13中图示出的ModAP 300、外部存储器345、显示设备355和外部RF芯片365)可以对应于通信系统的实施示例。通信系统可以对应于各种终端，并且根据示例性实施例的通信系统可以包括ModAP300和连接到ModAP 300的多个元件。

尽管已经参考其示例性实施例具体示出和描述了本发明构思，但将理解的是，在不背离如所附权利要求所限定的本发明构思的精神和范围的情况下，可以在其中进行形式和细节的各种改变。

Claims (20)

1.一种调制解调器芯片，包括：

处理器，被配置为生成包括不同的执行时间的指令；

定时控制器，被配置为接收所述指令并且在所述指令的执行时间分别生成与所述指令相对应的控制信号；以及

多个知识产权(IP)块，其中，每个IP块被配置为响应于所述控制信号中的对应的控制信号进行操作，

其中，所述定时控制器包括：

堆排序电路，被配置为使用所述执行时间、基于堆排序、根据所述指令的执行次序对所述指令进行排序；

参考计数器，被配置为通过对时钟信号进行计数来生成参考时间；以及

信号生成器，被配置为将参考时间与所述指令当中具有最高执行次序的当前指令的执行时间相比较，并且在所述参考时间匹配所述当前指令的执行时间时生成与所述当前指令相对应的控制信号。

2.根据权利要求1所述的调制解调器芯片，其中，所述定时控制器被配置为在不同的时间接收所述指令，并且

当接收到新的指令时，所述堆排序电路被配置为基于所述堆排序实时地对预先排序的指令和所接收的指令进行排序。

3.根据权利要求1所述的调制解调器芯片，其中，所述堆排序电路被配置为基于所述每一个指令的执行时间来生成最小堆积树。

4.根据权利要求1所述的调制解调器芯片，进一步包括：

存储器，存储根据所述执行次序而排序的指令。

5.根据权利要求1所述的调制解调器芯片，其中，所述定时控制器进一步包括：

指令缓冲器，被配置为根据基于执行时间所确定的的执行次序将所述指令中具有相对早的执行时间的N个指令存储在N个寄存器中，并且向所述堆排序电路提供所述指令当中具有相对迟的执行时间的指令，

其中，N是等于或大于一的整数。

6.根据权利要求5所述的调制解调器芯片，其中，所述指令缓冲器被配置为将所述N个指令中具有最高执行次序的第一指令作为所述当前指令输出到所述信号生成器。

7.根据权利要求6所述的调制解调器芯片，其中，当向所述信号生成器输出所述第一指令时，所述指令缓冲器被配置为从所述堆排序电路接收基于所述堆排序而排序的指令中具有最高执行次序的指令，并且存储所接收的指令。

8.根据权利要求5所述的调制解调器芯片，其中，当从所述处理器接收到新的指令时，所述指令缓冲器被配置为将所述新的指令的执行时间与所述N个指令中的每一个的执行时间相比较，并且基于所述比较的结果，所述指令缓冲器被配置为更新存储在所述N个寄存器中的N个指令并且向所述堆排序电路提供具有最迟执行时间的指令。

9.根据权利要求1所述的调制解调器芯片，

其中，所述堆排序电路被配置为对最大K个指令进行排序，并且所述堆排序电路的操作速度是所述参考计数器的操作速度的log(K)倍或更多倍，

其中，K是等于或大于二的整数。

10.根据权利要求1所述的调制解调器芯片，其中，所述参考计数器被配置为通过对子帧时段中的时钟信号进行计数来在每个子帧生成所述参考时间。

11.根据权利要求10所述的调制解调器芯片，其中，所述每一个指令的执行时间是相对于所述对应的子帧的开始时间的绝对时间。

12.根据权利要求1所述的调制解调器芯片，其中，所述多个IP块中的每一个是包括发送电路或接收电路的硬件块。

13.一种集成电路，包括：

处理器，被配置为在不同的时间输出多个指令，其中，每个指令包括执行时间；

定时控制器，包括堆排序电路，

其中，所述堆排序电路被配置为以从最早执行时间到最迟执行时间的次序对在不同的时间从所述处理器接收到的多个指令进行排序，

其中，当参考时间达到所述多个指令当中具有最早执行时间的指令的执行时间时，所述定时控制器被配置为生成与所述指令相对应的至少一个控制信号；以及

多个功能块，其中，每个功能块被配置为响应于由所述定时控制器生成的至少一个控制信号中的对应的控制信号进行操作。

14.根据权利要求13所述的集成电路，其中，所述定时控制器包括：

缓冲器，被配置为存储所述多个指令中根据执行次序具有相对早的执行时间的N个指令，并且向所述堆排序电路提供其他指令，其中，N是等于或大于一的整数；

参考计数器，被配置为基于对系统时钟信号进行计数以与所述集成电路的操作速度相比更快的速度来生成计数值，并且输出所述计数值作为所述参考时间；以及

信号生成器，被配置为将所述参考时间与具有所述最早执行时间的指令的执行时间相比较，并且当所述参考时间匹配所述执行时间时，生成所述至少一个控制信号。

15.根据权利要求13所述的集成电路，其中，所述堆排序电路被配置为基于所述多个指令中的每一个的执行时间来生成最小堆积树。

16.根据权利要求13所述的集成电路，其中，所述堆排序电路包括：

堆排序逻辑，被配置为使用堆排序算法对所述多个指令进行排序；以及

存储器控制器，被配置为通过控制所述堆排序逻辑和所述存储器来将所述多个指令存储在存储器中。

17.一种包括根据权利要求13所述的集成电路的应用处理器。

18.一种定时控制器，包括：

接口电路，被配置为顺序地从处理器接收多个指令，其中，每个指令包括执行时间；

指令缓冲器，被配置为存储所述多个指令中具有相对早的执行时间的一个或多个指令；

堆排序电路，被配置为使用所述执行时间、基于所述堆排序、根据执行次序对所述多个指令中除所述一个或多个指令之外的指令进行排序，并且将排序的指令存储在存储区中；

参考计数器，被配置为通过对时钟信号进行计数来生成参考时间；以及

信号生成器，被配置为从所述指令缓冲器接收所述一个或多个指令中具有最早执行时间的指令作为当前指令，并且当所述参考时间达到所述当前指令的执行时间时，生成表示与所述当前指令相对应的功能块的操作时间的控制信号。

19.根据权利要求18所述的定时控制器，其中，

当通过所述接口电路接收新的指令时，所述指令缓冲器被配置为向所述堆排序电路提供所述新的指令和一个或多个指令中具有最迟执行时间的指令，并且

所述堆排序电路被配置为对所述指令和预存的指令进行重新排序和存储。

20.根据权利要求18所述的定时控制器，其中，所述接口电路被配置为通过总线从处理器接收所述多个指令。