CN101568970A - 存储器装置行及/或列存取效率 - Google Patents

存储器装置行及/或列存取效率 Download PDF

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Abstract

本发明揭示用于使用经子分区的地址从存储器装置检索数据的实施例。

Description

存储器装置行及/或列存取效率
相关申请交叉参考案
本申请案是主张2006年1月4日申请的第11/326,157号美国非临时专利申请案的优先权的PCT申请案，所述申请案的全文以引用的方式并入本文中。
技术领域
此揭示内容涉及计算平台内的存储器装置。
背景技术
计算平台通常包括一或一个以上动态随机存取存储器(DRAM)装置。DRAM装置可用于各种上下文中，包括主系统存储器及/或图形存储器(列出几个实例)。对于一些计算平台，可将一个或一个以上DRAM装置耦合到图形处理单元(GPU)。对于一些平台，所述GPU可位于母板上，而对于其它平台，所述GPU可位于适配器卡上。
对于一些计算平台，可将GPU耦合到一个或一个以上x16或x32DRAM装置。术语“x16”表示具有16位数据接口的存储器装置且术语“x32”表示具有32位数据接口的存储器装置。通常，DRAM装置具有多路复用地址总线，其中行地址是从位于所述GPU中的存储器控制器发送到DRAM，且接着在一个或一个以上循环后，将列地址发送到DRAM。至少部分响应于行和列地址，DRAM装置可从存储位置阵列检索数据，且将数据置于数据总线上以传递给GPU。对于一些计算平台，GPU可具有64位数据总线。对于其中将x16DRAM装置用于图形存储器的情况，可将4个DRAM装置耦合到GPU。对于其中使用x32DRAM装置的情况，可将2个DRAM装置耦合到GPU。
DRAM装置可以突发方式输出数据。一些DRAM装置可每列地址针对每一数据输出线突发4或8数据位的群组。为了增加整个存储器子系统的性能，可增加突发长度。随着突发长度增加，列存取粒度增加，这会导致存储器控制器从DRAM中获取多于其所需的数据。对于一些GPU，可实施子分区方案以帮助改善效率。对于总地址宽度的子集，此子分区方案可向每一DRAM发送唯一地址位。例如，DRAM的地址输入的总数目可以是13。对于其中使用两个2个x32DRAM装置的情况，为了向每一DRAM装置提供唯一地址，将需要26个地址线。如果实施4位子分区方案，那么由存储器控制器输出的地址信号的总数目从13增加到17。
图1描绘实例性子分区方案。存储器子系统100(可能是图形存储器子系统)包括存储器控制器110。对于此实例，存储器控制器110是耦合到存储器装置120及130。对于此实例，存储器装置120及130包含x32DRAM装置。数据总线111是耦合在存储器控制器110与存储器装置120及130之间。对于此实例，数据总线111包含一次能够传递64位数据的数据线。对于此实例，地址总线121向存储器装置120及存储器装置130二者提供9个地址线。4位子分区地址总线123是耦合到存储器装置130，而单独的4位子分区地址总线125是耦合到存储器装置120。对于此实例，存储器控制器110可使用地址总线121以及子分区地址总线123及125向存储器装置120及130传递行地址。对于此实例，子分区地址总线123及125具有相同的行地址信息。同样对于此实例，存储器控制器110可向存储器装置120及130传递列地址信息。对于此实例，子分区地址总线123及125有不同的列地址信息，从而允许存储器控制器110在存储器装置120及130中个别地寻址不同的列。能够向存储器装置传递子分区列地址可导致效率的改善。然而，随着x64或更大的DRAM装置变得更普遍，先前的子分区方案变得不可用，因为对于此实例，全部的64位数据可由单个DRAM装置传递。先前的子分区方案每接口需要多个DRAM装置。
发明内容
附图说明
在说明书的结束部分中特别指出且明确主张标的物。然而，如果结合阅读附图来参考以下详细说明，可最佳理解所主张的标的物的组织及操作方法二者，以及其目标、特征及优点。附图中：
图1是并入有使用多个存储器装置的子分区方案的实例性存储器子系统的框图；
图2是存储器子系统的实例性实施例的框图，其包括根据一个或一个以上实施例并入有子分区寻址的存储器装置的实例性实施例；
图3描绘存储位置阵列，所述位置通过行地址及多个列地址寻址；
图4描绘存储位置阵列，所述位置通过多个行地址及多个列地址寻址；
图5是描绘实例性数据突发事务的时序图；
图6是描绘实例性经交错数据突发事务的时序图；
图7是计算平台的实例性实施例的框图；以及
图8是方法的实例性实施例的流程图，所述方法用于使用子分区寻址从存储位置阵列存取数据。
具体实施方式
在以下详细说明中，陈述许多特定细节以提供对所主张的标的物的彻底理解。然而，所属领域的技术人员将理解可在不存在这些特定细节的情况下实践所主张的标的物。在其它情况下，将不再详细描述众所周知的方法、程序、组件及/或电路以便不混淆所主张的标的物。
此说明书通篇所提及的“一个实施例”或“一实施例”意指结合所述实施例描述的特定特征、结构和特性包括在所主张的标的物的至少一个实施例中。因此，在此说明书通篇的各个地方出现的片语“在一个实施例中”及/或“一实施例”未必完全指代同一实施例。此外，可将所述特定特征、结构及/或特性组合在一个或一个以上实施例中。
如在此所称的“逻辑”涉及用于执行一个或一个以上逻辑运算的结构。例如，逻辑可包含至少部分基于一个或一个以上输入信号来提供一个或一个以上输出信号的电路。此电路可包含：有限状态机，其接收数字输入信号并提供数字输出信号；或电路，其响应于一个或一个以上模拟输入信号来提供一个或一个以上模拟输出信号。此电路可提供(例如)于专用集成电路(ASIC)及/或现场可编程门阵列(FPGA)中。同样，逻辑可包含存储在存储媒体中的机器可读指令且与处理器或其它处理电路结合以执列所述机器可读指令。然而，这些仅仅是可提供逻辑的结构的实例，且所主张的标的物并不局限于这些方面。
除非特别指出，否则如从以下论述显而易见，要了解的是在此说明书通篇中论述利用以下术语(例如)“处理”、“计算”、“估算”、“选择”、“形成”、“启用”、“禁止”、“识别”、“起始”、“查询”、“获取”、“代管”、“维持”、“表示”、“修改”、“接收”、“传输”、“存储”、“确定”及/或类似术语来指代可由计算平台(例如计算机或类似的电子计算装置)执行的动作及/或过程，其在计算平台的处理器、存储器、寄存器及/或其它信息存储、传输、接收及/或显示装置内操控及/或变换以物理、电子及/或磁性量及/或其它物理量表示的数据。因此，计算平台指代包括处理及/或存储呈信号形式的数据的能力的系统或装置。因此，在此上下文中计算平台可包含硬件、软件、固件及/或其任一组合。此外，除非特别指出，否则本文中参照流程图或以其它方式描述的过程还可由计算平台整体地或部分地执行及/或控制。
在以下说明及/或权利要求书中，可将术语经耦合及/或经连接连同其衍生词一起使用。在特定实施例中，经连接可用于指示两个或两个以上元件彼此直接物理及/或电接触。经耦合可意指两个或两个以上元件直接物理及/或电接触。然而，经耦合也可意指两个或两个以上元件彼此可不直接接触，但彼此仍可协作及/或相互作用。
图2是存储器子系统200的实例性实施例的框图，其包括根据一个或一个以上实施例并入有子分区寻址的存储器装置220的实例性实施例。对于此实例性实施例，存储器装置220包含x64DRAM装置，尽管所主张的标的物的范围并非局限于此方面。同样对于此实例，存储器装置220可包含双倍数据速率(DDR)DRAM装置，尽管所主张的标的物的范围也并非局限于此方面。对于此实例，存储器装置220经由数据总线211耦合到存储器控制器210。对于此实例，数据总线211包含64个数据线，尽管所主张的标的物的范围并非局限于此方面。对于一个实施例，数据总线211可并入差动信令技术。其它实施例可并入单端信令。对于此实例，地址总线221向存储器装置220提供8个地址线。5位子分区地址A总线223及单独的5位子分区地址B总线225也耦合到存储器装置220。对于此实例，存储器控制器210可使用地址总线221以及子分区地址总线223及225向存储器装置220传递13位行地址。对于此实例，子分区地址总线223及225有相同的行地址信息。同样对于此实例，存储器控制器210可向存储器装置220传递列地址信息。对于此实例，子分区地址总线223及225具有彼此不同的列地址信息，从而允许存储器控制器210同时在存储器装置220中个别地寻址不同的列。能够向存储器装置220传递多个子分区列地址的能力且借此提供同时存取多个存储位置的能力可导致效率改善。
同样对于实例性存储器子系统200，存储器装置220可包括地址模式配置寄存器222。寄存器222可存储信息，所述信息可定义与子分区寻址有关的各种操作模式。在一个实施例中，可在寄存器222中存储一关闭子分区寻址特征的值。在此模式中，可停用子分区地址总线223或225中的一者，且可经由地址总线221与子分区地址总线中的一者的组合将所有行及列地址从存储器控制器210传递到存储器装置220。对于一个或一个以上实施例，可依据存储器装置的一个或一个以上输入管脚处所呈现的电压电平来启用或停用子分区地址模式及/或其它模式或特征。
此外，尽管图2中所描绘的实例性实施例揭示子分区列地址，但是其它实施例可利用行地址的子分区。子分区行地址可结合子分区列地址来使用以同时存取存储在存储位置阵列内的完全不同位置处的数据。以下将结合图4进一步论述行地址的子分区。
存储器装置220及/或存储器控制器210可能够以突发方式传送数据。对于此实例性实施例，可将至少部分响应于经由子分区地址A223接收列地址信息而检索的数据输出到数据总线211上，且随后可将至少部分响应于经由子分区地址B 225接收列地址信息而检索的数据输出到数据总线211上。在另一实施例中，可将响应于子分区地址A而检索的数据与响应于子分区地址B而检索的数据交错。此外，突发长度可以是可变化的及/或可编程的。对于此实例，突发长度值可以是4，尽管所主张的标的物的范围并非局限于此方面。
尽管存储器装置220显示为经由数据总线及地址总线耦合到存储器控制器210，但是各种实施例可包括大量其它信号，所述信号包括(但不局限于)库地址信号、数据选通、数据掩码信号、时钟信号、各种命令信号等等。此外，尽管本文中所论述的实施例揭示用于存储器读取事务的子分区寻址，但是其它实施例也可实施用于存储器写入事务的子分区寻址。同样，尽管存储器装置220显示为有特定数目及/或配置的地址线及子分区地址线，但是不同于本文中所揭示的地址线的数目及/或配置的其它实施例是可能的。
此外，尽管实例性实施例在本文中论述使用DDRDRAM装置的情况，但是其它实施例可使用其它存储器装置类型，例如DDR2及/或DDR4DRAM装置。实施例可使用允许行及列寻址的任何存储器装置技术。
图3描绘存储器装置内由行地址及多个列地址寻址的存储位置阵列300。此实例性阵列300包括64个存储位置。当然，在多数实施例中可使用大得多的阵列。对此实例，假设存储器控制器(例如控制器210的控制器)正在请求存储在阵列300内的两个单独位置中的数据。对于此实例，所需数据是存储在位置C2及位置C5处。可首先接收指定行C的行地址。然后，同时接收指定列2及5的两个单独的列地址。所述两个列地址可共享大量共用线，且也可具有大量彼此不同的地址线以提供子分区寻址。如可见到的，子分区列地址提供用以同时从阵列内的单独列检索数据的方式。
图4描述存储器装置内由多个行地址及多个列地址寻址的存储位置阵列400。实例性阵列400包括64个存储位置，尽管在多数实施例中可使用大得多的阵列。如对于先前实例，对于此实例，假设存储器控制器正在请求存储在阵列400内的两个单独位置处的数据。对于此实例，所需数据存储在位置B1处及位置E4处。对于此实例，存储器装置接收指定行B及E的两个子分区行地址被所述。随后，可接收指定列1及4的两个子分区列地址。如可见到的，存储器装置接收子分区行及/或列地址的能力提供用于同时从阵列400内的单独行及/或列检索数据的方式。
图5是描绘实例性数据突发事务的时序图。对于此实例，数据503正由其中DDR装置实施子分区列寻址的实施例的DDR DRAM装置输出。对于此实例，数据503是结合数据选通信号501而输出。存储器控制器可响应于数据选通510的上升缘及下降缘两者而锁存数据503。对于此实例，在时间510处开始以突发方式输出与第一子分区列地址相关联的数据。长度为4的突发长度用于此实例，尽管所主张的标的物并非局限于此方面。在时间520处，以突发方式输出与第二子分区列地址相关联的数据。然而，这仅仅是数据可如何由存储器装置输出的实例，且所主张的标的物的范围并非局限于这些方面。此外，如先前所论述，突发长度及突发模式可以是可编程的。
图6是描绘实例性经交错数据突发事务的时序图。对于此实例，数据603正由其中DDR装置实施子分区列寻址的实施例的DDR DRAM装置输出。对于此实例，数据603是结合数据选通信号601而输出。对于此实例，将与第一子分区列地址相关联的数据和与第二子分区列地址相关联的数据交错且以突发方式在时间610处开始输出。然而，这仅仅是数据可如何由存储器装置输出的实例，且所主张的标的物的范围并非局限于这些方面。
图7是计算平台700的实例性实施例的框图。计算平台700包括中央处理单元(CPU)710及耦合到CPU 710的存储器控制器集线器720。存储器控制器集线器720进一步耦合到系统存储器730、GPU 750及输入/输出集线器740。GPU 750进一步耦合到显示器装置760，显示器装置760可包含CRT显示器、平板LCD显示器或其它类型的显示装置。
对于此实例性实施例，GPU 710耦合到图形存储器装置770及图形装置780。可根据以上结合图2-6所述的实施例来实施图形存储器装置770及/或780。对于此实例，图形存储器装置770及780可包含64位存储器装置，尽管所主张的标的物的范围并非局限于此方面。此外，图形存储器装置770及780可耦合到GPU 750内的单独存储器控制器。同样，对于实施例，系统存储器730可包含根据以上结合图2-6所实施的一个或一个以上存储器装置，尽管所主张的标的物的范围并非局限于此方面。
尽管实例性系统700显示为具有特定的组件配置，但是其它实施例可使用各种各样配置中的任一者。此外，可在各种各样的电子装置中的任一者中利用本文中所述的实例性实施例，所述电子装置包括(但不局限于)计算平台、游戏装置、蜂窝式电话、个人数字助理、音乐播放器、通信网络组件等等。
图8是用于使用子分区寻址从存储位置阵列内的多个位置检索数据的方法的实例性实施例的流程图。在方块810处，可接收行地址。在方块820处，可接收包含多个子分区的列地址。在方块830处，可从存储位置阵列内的多个位置检索数据，其中所述多个存储位置对应于至少部分由所述行地址及所述多个列地址子分区所指定的位置。根据所主张的标的物的实施例可包括所有方块810-830、多于所有方块810-830的方块或少于所有方块810-830的方块。此外，方块810-830的顺序仅仅是实例性顺序，且所主张的标的物的范围并非局限于此方面。
在先前说明中，已描述了所主张的标的物的各个方面。出于解释的目的，陈述系统及配置以提供对所主张的标的物的彻底理解。然而，受益于此揭示内容的所属领域的技术人员应了解可在没有所述特定细节的情况下实践所主张的标的物。在其它情况下，省略及/或简化众所周知的特征以便不混淆所主张的标的物。尽管本文中已图解说明及/或描述了某些特征，但所属领域的技术人员现在将会想到许多修改、代替、改变及/或等效物。因此，应理解随附权利要求书打算涵盖属于所主张的标的物的真实精神内的所有此类修改及/或改变。

Claims (19)

1、一种存储器装置，其包含：
存储位置阵列；
地址接口，其适于接收行地址和列地址，其中所述列地址包含多个子分区；以及
数据输出接口，其适于输出从所述存储位置阵列内的多个位置检索的数据，其中所述阵列内的所述多个位置对应于至少部分由所述行地址和所述多个列地址子分区指定的位置。
2、如权利要求1所述的存储器装置，其中所述行地址包含多个子分区。
3、如权利要求1所述的存储器装置，其中从所述阵列内的所述多个位置检索的所述数据以突发方式输出。
4、如权利要求1所述的存储器装置，其中从所述阵列内的所述多个位置中的第一位置检索的数据与从所述阵列内的所述多个位置中的第二位置检索的数据交错，且进一步其中所述经交错数据以突发方式输出。
5、如权利要求1所述的存储器装置，其中所述数据输出接口包含64位数据输出接口。
6、如权利要求1所述的存储器装置，其中所述存储器装置包含双倍数据速率随机存取存储器。
7、如权利要求1所述的存储器装置，其进一步包含地址模式配置寄存器。
8、一种系统，其包含：
存储器控制器；以及
存储器装置，其耦合到所述存储器控制器，所述存储器装置包含
存储位置阵列；
地址接口，其适于接收行地址和列地址，其中所述列地址包含多个子分区；
以及
数据输出接口，其适于将从所述存储位置阵列内的多个位置检索的数据输出到所述存储器控制器，其中所述阵列内的所述多个位置对应于至少部分由所述行地址和所述多个列地址子分区指定的位置。
9、如权利要求8所述的系统，其中所述存储器控制器由图形处理单元包含。
10、如权利要求8所述的系统，其中所述行地址包含多个子分区。
11、如权利要求8所述的系统，其中从所述阵列内的所述多个位置检索的所述数据以突发方式输出到所述存储器控制器。
12、如权利要求8所述的系统，其中从所述阵列内的所述多个位置中的第一位置检索的数据与从所述阵列内的所述多个位置的第二位置检索的数据交错，且进一步其中所述经交错数据以突发方式输出到所述存储器控制器。
13、如权利要求8所述的系统，其中所述数据输出接口包含64位数据输出接口。
14、如权利要求8所述的系统，其中所述存储器装置包含双倍数据速率随机存取存储器。
15、如权利要求8所述的系统，其中所述存储器装置进一步包含地址模式配置寄存器。
16、一种方法，其包含：
接收行地址；
接收列地址，其中所述列地址包括多个子分区；以及
从存储位置阵列内的多个位置检索数据，其中所述多个位置对应于至少部分由所述行地址和所述多个列地址子分区指定的位置。
17、如权利要求16所述的方法，其中接收所述行地址包含接收包含多个子分区的行地址。
18、如权利要求16所述的方法，其进一步包含以突发方式输出从所述多个位置检索的所述数据。
19、如权利要求16所述的方法，其进一步包含：
将从所述多个位置中的第一位置检索的数据与从所述多个位置中的第二位置检索的数据交错；以及
以突发方式输出所述经交错数据。
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