KR100838810B1 - 동적 랜덤 접속 메모리 내 데이터 어드레스 지정 - Google Patents

동적 랜덤 접속 메모리 내 데이터 어드레스 지정 Download PDF

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Abstract

동적 랜덤 접속 메모리를 어드레스 지정하기 위한 방법은, 어드레스 단자의 수를 늘리지 않고 어드레스 버스 대역폭을 증가하도록 타이밍 클록 신호에 의하여 제공된 간격으로, 행 어드레스와 해 어드레스를 메모리의 어드레스 지정 단자에 제공하고; 본 발명의 방법은 행 어드레스 및/또는 열 어드레스를 부분으로 나누고 타이밍 클록 신호의 라이징 및 폴링 에지에서 상기 각 부분을 상기 어드레스 단자로 보내는 것 것을 제공한다.

Description

동적 랜덤 접속 메모리 내 데이터 어드레스 지정{Addressing data within dynamic random access memory}
본 발명은 타이밍 클록 신호에 의하여 제공된 간격으로 행 어드레스와 열 어드레스를 메모리 단자의 어드레스 지정에 제공하여, 동적 랜덤 접속 메모리를 어드레스 지정하기 위한 방법에 관한 것이다.
또한, 본 발명은 메모리 장치 내 데이터를 접속하기 위하여, 어드레스 정보를 메모리 장치에 제공하기 위하여 거기에 저장된 컴퓨터 프로그램을 갖는 컴퓨터 프로그램 생성물에 관한 것이다. 상기 프로그램은 프로세서가 행 어드레스와 열 어드레스를 상기 메모리 장치의 어드레싱 단자에 순차적으로 제공하는 것을 가능하게 하는 명령을 포함한다.
추가로 본 발명은 행 어드레스와 열 어드레스를 CPU에서 메모리 장치로 순차적으로 제공하는 어드레스 버스 및 라이징(riging) 과 폴링(falling) 에지(edge)를 갖는 타이밍 클록 신호나 스트로브(strobe)(들)를 제공하는 클록 장치를 갖는 중앙 처리 장치(CPU)와 메모리 장치를 포함하는 컴퓨터 시스템에 관한 것이다.
나아가, 본 발명은 메모리 장치 내 데이터 접속을 위하여, 어드레스 정보를 메모리 장치로 제공하기 위하여 거기에 저장된 컴퓨터 프로그램을 갖는 컴퓨터 프로그램 생성물에 관한 것이다. 상기 프로그램은 프로세서가 행 어드레스와 열 어드레스를 상기 메모리 장치의 어드레싱 단자에 순차적으로 제공하는 것을 가능하게 하는 명령을 포함한다.
마지막으로, 본 발명은 독창적인 메모리 장치를 갖는 이동 통신 장치와 소비자 전자장치에서 독창적인 메모리 장치의 이용에 대한 관한 것이다.
메모리 기술은 랜덤 접속 메모리나 다른 메모리 장치와 같은 메모리 장치 내 데이터를 접속하기 위한 필요를 의미한다. 따라서, 다른 어드레싱 전략들은 이미 제안되어있다.
전형적으로 동적 랜덤 접속 메모리(DRAM) 칩에 있어서, 데이터는 행과 열의 어레이 내에 저장되고, 잘 구성된다. 이것은 매트릭스로 구성된 메모리 셀을 이용하여 실현될 것이다. 따라서 가령 메모리 내 각 비트와 같은 각 메모리 블록은 명확한 어드레스를 가질 것이다. 이러한 어드레스는 행 어드레스와 열 어드레스에 의하여 제공될 것이다.
행 및 열에 접속하는 것은 어드레싱 인터페이스를 통하여 각 신호에 의하여 제공된 행 및 열 어드레스를 이용하여 가능하다. 어드세싱 인터페이스는 가령 연결 핀과 같은 수많은 어드레스 단자를 제공한다. 그리고 상기 어드레스 단자의 수는 어드레스 버스의 대역폭에 대응한다. 예를 들면, 13비트의 대역폭을 갖는 비트 어드레스 버스는 메모리 장치의 13개의 개개의 어드레스 단자에 의하여 지원된다.
각 메모리 블록을 선택하기 위하여, 어드레스 신호는 인터페이스에 제공될 것이다. 상기 열은 열 어드레스 스트로브(CAS)에 의하여 어드레스 지정될 것이다. 상기 행은 행 어드레스 스트로브(RAS)에 의하여 어드레스 지정될 것이다.
상기 데이터를 접속하기 위하여, 중앙 처리 장치는 어드레싱 버스를 통하여 행 어드레스 스트로브를 정확한 행을 선택하는데 제공할 것이다. 상기 행 어드레스 스트로브를 수신한 후에, 각 행은 메모리 장치 내 각 어레이로부터 선택될 것이다. 그 다음에 상기 선택된 행은 어레이로부터 감지될 것이다. 상기 메모리로부터 상기 행 데이터를 검색하기 위한 딜레이가 있을 것이다. 상기 행을 읽고 상기 데이터와 상기 딜레이를 감지하기 위한 이러한 시간은 RAS 대 CAS 딜레이라 불린다.
그 다음에 상기 열 어드레스 스트로브를 제공하는 것에 의하여, 상기 각 열은 데이터 버퍼로부터 선택될 것이다. 따라서, 상기 대응하는 메모리 블록, 상기 메모리 내 각 행과 열에 대응하는 일련의 데이터는 메모리로부터 읽혀지게 되고 데이터 버스에서의 추가 처리를 위하여 제공된다.
특히, 동적 랜덤 접속 메모리(DRAM) 내에서, 데이터는 잠시 후에 갱신되는 것을 요한다. 따라서, 캐시, 레지스터, 버퍼 또는 임의의 다른 메모리 장치 내 저장된 행의 데이터를 메모리 장치 내 각 메모리 행에 쓰는 것으로 알려진다. 이것은 상기 메모리를 갱신하는 것을 허용한다.
메모리를 접속하기 위한 전(full) 읽기/쓰기 타이밍 클록 사이클은 행 어드레스 스트로브를 전송하기 위한 시간, 상기 RAS 대 CAS 딜레이를 위한 시간, 열 어드레스 스트로브를 전송하기 위한 시간, 및 CAS 대기 시간을 포함한다. 또한, 읽기/쓰기 타이밍 클록 사이클의 길이는 상기 버스의 클록킹(clocking)에 의존할 것 이다. 하나의 읽기/쓰기 타이밍 클록 사이클은 단지 클록킹 간격의 정수로 표현될 것이다.
하나의 인터페이스 위에 상기 RAS와 CAS를 다중화하는 것에 의하여, 핀의 수가 감소할 것이다. 다중화하는 것은 상기 어드레스 버스를 통하여 상기 RAS와 CAS를 차례로 각각의 어드레스 단자로 제공하는 것으로 이해될 것이다. 그럼에도, 어드레스 단자의 수는 상기 어드레스 버스의 대역폭에 대응할 필요가 있다.
그러나 새로운 적용 디자인이 더 넓은 어드레스 버스 대역폭을 요구하기 때문에, 상기 어드레스 터미널에서의 핀의 수는 더욱 임계적이 된다. 상기 어드레스 버스의 상기 대역폭을 2배로 늘리는 것은 어드레스 단자의 수를 2배로 늘리는 것을 필요로 한다. 메모리 장치의 상기 패키지 크기는 작을 것을 요구하기 때문에, 핀의 수를 증가하는 것은 거의 실현될 수 없다.
상기 문제점을 극복하기 위하여, 본 발명은 타이밍 클록 신호나 스트로브(들)에 의하여 제공되는 간격으로 행 어드레스와 열 어드레스를 상기 메모리의 어드레싱 단자에 지정하는데 제공하여, 동적 랜덤 접속 메모리를 어드레스 지정하기 위한 방법을 제공한다. 상기 방법은 행 어드레스 및/또는 열 어드레스를 분할하는 것 및 상기 각 부분을 상기 타이밍 클록 신호 또는 스트로브(들)의 라이징 및 폴링 에지에서 어드레스 단자로 제공하는데 특징이 있다.
본 발명에 따르면, 상기 행 어드레스 및/또는 상기 열 어드레스는 두 개 이상의 부분으로 나누어질 것이다. 그 다음에 그러한 부분들은 어드레싱 단자에 순서대로 임시로 보내질 것이다. 본 발명에 따르면, 상기 어드레싱 단자는 상기 타이밍 클록 신호의 양 에지 또는 스트로브(들)의 양 에지 위에 행 어드레스 및/또는 열 어드레스를 포함한 것이다. 이러한 신호는 라이징 및 폴링 에지를 가질 것이다. 타이밍 클록 주기는 조화적으로 반복되는 하나의 라이징 및 폴링 에지의 신호로서 이해될 것이다.
본 발명의 실시예에 따른, 상기 타이밍 클록 신호의 라이징 및 폴링 에지 모두, 실시예에 따른, 상기 신호나 스트로브 신호(들)와 같은 다른 클록 신호는 상기 어드레스 정보를 어드레스 단자에 제공하는데 이용될 것이다. 그것에 의하여, 필요한 핀의 수는 감소할 것이다. 핀의 수의 감소는 나누어지는 상기 행 및/또는 열 어드레스의 부분의 수에 의존한다.
상기 행 어드레스 및/또는 열 어드레스는 부분으로 제공되기 때문에, CPU에서 상기 메모리 장치로 어드레스가 전달되는 동안에 딜레이가 존재할 것이다. 상기 행 어드레스는 타이밍 클록 사이클의 반 이상의 딜레이를 포함할 것이다.
그러나 이러한 딜레이는 대수롭지 않게 간주될 것이다. 게다가, 예를 들어, 열 어드레스의 두 부분이 제공되는 경우, 하나의 완전한 클록 주기 후에 이러한 것들은 여전히 전달될 것이다.
본 발명의 실시예에 따르면, 각 부분은 타이밍 클록 신호나 스트로브 신호(들)의 연속적인 라이징 및 폴링 에지에서 어드레스 단자로 제공된다. 연속적인 라이징 및 폴링 에지에서 각 부분을 제공하는 것에 의하여, 상기 딜레이는 최소한으로 감소할 것이다. 상기 본 발명의 방법은 고정된 수의 핀에 의하여 생긴 한계를 제거하는 것을 허용한다. 또한, 핀의 수를 증가하는 것 없이 메모리 용량을 증가시키는 것을 허용한다.
본 발명의 실시예에 따르면, 상기 행 어드레스를 두 부분으로 나누는 것이 제공된다. 상기 타이밍 클록 신호의 타이밍 클록 사이클 내의 첫 번째 라이징 에지와 첫 번째 폴링 에지에서, 상기 행 어드레스의 두 부분을 각각 제공하는 것에 의하여, 행 어드레스의 어드레스 전달의 지연은 최소한으로 감소할 것이다.
또한, 본 발명의 실시예에 따르면, 상기 열 어드레스는 두 부분으로 나누는 것이 제공된다. 그러한 경우에 타이밍 클록 신호의 타이밍 클록 사이클 내 첫 번째 폴링 에지와 다음 라이징 에지에서, 행 어드레스의 처리를 위한 딜레이나 대기 시간 후에,상기 열 어드레스의 두 부분을 각각 제공하는 것은 공통 메모리 어드레싱과 비교하여 어떤 딜레이도 없이 열을 제공하는 것을 허용한다.
이러한 실시예에 따르면, RAS 대 CAS 딜레이 후에, 상기 열 어드레스의 첫 번째 부분은 이미 상기 타이밍 클록 신호의 상기 타이밍 사이클 내 첫 번째 폴링 에지에 제공될 것이다. 그 다음에, 다음 라이징 에지에서 상기 열 어드레스의 나머지 부분을 제공하는 것에 의하여 공통 메모리 어드레싱과 비교하여 딜레이가 없는 완전한 열 어드레스를 제공하는 것을 허용한다.
실시예에 따르면, 특히, 행 데이터를 메모리로 버퍼링하는 것은 두 개의 라이징 에지의 행 어드레스를 처리하기 위한 대기시간을 제공한다.
핀의 수를 1/2 이상으로 줄이기 위하여, 실시예는 행 어드레스 및/또는 열 어드레스를 두 개 부분 이상으로 나누는 것을 제공한다.
행 어드레스 전달 딜레이를 최소화하는 것은 실시예에 따라 상기 타이밍 클록 신호의 타이밍 클록 사이클의 시작에서 라이징 밀 폴링 에지에서의 행 어드레스의 부분을 제공하는 것에 의하여 각각 제공된다.
추가로 실시예에 따르면, 열 어드레스 전달의 딜레이를 줄이는 것은 상기 타이밍 클록 신호의 타이밍 사이클의 종단에서 상기 폴링 및 라이징 에지에서 행 어드레스를 처리하기 위한 대기 시간 후에 열 어드레스의 부분을 각각 제공하는 것에 의하여 가능하다.
본 발명의 실시예에 따르면, 열 어드레스를 처리하기 위한 두 개의 라이징 에지의 대기 시간이 제공된다. 이러한 대기 시간은 상기 데이터를 재기입하는 것에 의하여 상기 행 데이터를 갖는 상기 메모리를 갱신하는 것을 허용한다.
상기 나누어진 어드레스 정보의 메모리 내 내부적인 처리는 상기 메모리 내 상기 어드레스 단자에서 상기 행 어드레스 부분 및/또는 상기 열 어드레스 부분을 순차적으로 처리하는 것에 의한 실시예에 의하여 제공된다. 이러한 실시예에 따르면, 상기 부분은 완전히 수신되고 그에 따라 다음에 처리된 후에 다시 결합한다.
행 데이터의 검색을 증가하는 것은 실시예에 의하여 제공된, 완전한 행 어드레스를 수신하기 전에 상기 메모리 내 상기 행 어드레스의 부분을 처리하는 것에 의하여 가능하다. 그것에 의하여, 포인터는 상기 메모리 내 어떤 영역을 가리키도록 이미 계산될 것이고 그 다음에 완전한 행 어드레스가 수신된 후에 이러한 영역으로부터 각 행은 선택될 것이다.
본 발명의 추가적인 태양은 어드레스 정보를 수신하기 위한 상기 어드레스 단자, 상기 어드레스 단자를 통하여 수신된 행 어드레스 및 열 어드레스를 처리하기 위한 어드레스 처리 수단을 포함하는 동적 랜덤 접속 메모리 장치이다. 상기 어드레스 처리 수단은 타이밍 클록 신호의 라이징 및 폴링 에지에서 적어도 상기 행 어드레스 및/또는 열 어드레스의 부분을 각각 수신하는 것을 특징으로 한다.
어드레스 단자의 수는 어드레스 단자의 수 T가
Figure 112007094292636-pct00001
와 같이 정수 N에 의하여 나누어진 어드레스 버스 크기 ADR인 것만큼 감소할 것이다. 그것에 의하여,
Figure 112007094292636-pct00002
의 상승한계는 필요한 수의 핀을 계산하는데 사용될 것이다. 예를 들면, 어드레스 버스 크기가 13비트인 경우, 단자의 수는 N이 2인 경우 7로 감소할 것이다. 또한, 어드레스 버스 크기가 14인 경우, 핀의 수는 N이 2인 경우 7일 것이다. N은 행 어드레스 및/또는 열 어드레스가 나누어지는 부분의 수를 나타내는 정수일 것이다.
더 긴 딜레이가 용인될 수 있는 경우, 더 많은 핀이 절약될 것이다. 예를 들면, 하나의 클록 딜레이로 필요한 핀의 수가 4로 줄어든다. 그러한 경우에, 어드레스 정보는 N이 4인 부분으로 나누어진다. 이것은
Figure 112006074554825-pct00003
의 결과를 낳는다.
메모리의 사전 로딩을 제공하기 위하여, 행 어드레스가 수신된 후에, 실시예는 행 데이터를 행 버퍼에 제공한다.
다른 태양은 중앙 처리 장치(CPU)와 메모리 장치를 포함하는 컴퓨터 시스템이다. 상기 컴퓨터 시스템은 행 어드레스와 열 어드레스를 상기 CPU에서 상기 메모리 장치로 순차적으로 제공하는 어드레스 버스, 라이징과 폴링 에지를 타이밍 클록 신호에 제공하는 클록킹(clocking) 장치를 포함하고, 어드레스 처리 수단은 상기 행 어드레스 및/또는 열 어드레스를 분할하고 및 상기 타이밍 클록 신호의 라이징 및 폴링 에지에서 각 부분을 상기 메모리 장치의 어드레스 단자에 제공하는 것을 특징으로 한다.
본 발명의 추가적인 태양은 그러한 메모리를 포함하는 이동 통신 장치 뿐 아니라 소비자 전자 장치 및/또는 이동 통신 장치에서 발명 장치의 이용이다.
도 1은 종래 메모리 어드레싱의 타이밍 차트를 도시하고;
도 2는 본 발명 메모리 어드레싱의 타이밍 차트를 도시하고;
도 3은 본 발명 메모리 어드레싱의 추가 타이밍 차트를 도시하고; 및
도 4는 본 발명의 전자 소비자 장치를 도시한다.
도 1은 동적 랜덤 접속 메모리(DRAM) 장치 내 메모리를 어드레스 지정하기 위한 종래의 타이밍 차트를 도시한다. 타이밍 클록 신호 CLOCK은 펄스 신호로 도시된다. 상기 타이밍은 표준 DDR에 포함된 스트로브 신호(들)(미도시)에 의하거나, 어드레스 버스에서 데이터 전송을 동기화하기 위하여 공통 클록 신호인 타이밍 클록 신호 CLOCK에 의하여 될 것이다.
타이밍 클록 신호 CLOCK 또는 유사한 신호 예를 들면, 스트로브 신호(들) 아 래, 어드레스 버스 ADDRESS 위의 데이터의 타이밍은 도시된다. 행 어드레스 R 신호와 열 어드레스 C 신호의 타이밍은 도시된다. 이러한 어드레스 신호는 RAS 또는 CAS 신호일 것이다. 도시된 바와 같이, 타이밍 클록 신호 CLOCK의 첫 번째 라이징 에지에서 행 어드레스 R은 어드레스 버스 ADDRESS에 제공된다.
이러한 행 어드레스 R을 갖고, 각 행 내 데이터는 상기 메모리로부터 검색되고 감지 증폭기 내 저장될 것이다. 감지 때문에, 대기 시간은 타이밍 클록 신호 CLOCK의 다음 라이징 에지에서 상기 클록 어드레스 C 신호가 제공될 때까지 두 개의 라이징 에지를 갖는 두 개의 타이밍 클록 신호 CLOCK 사이클을 기다리는 것에 의하여 설명된다.
상기 데이터 버스 DATA 타이밍 차트에 도시된 바와 같이, 두 개의 라이징 에지의 추가 대기 시간 후에, 데이터 D는 데이터 버스에 제공될 것이다. 상기 데이터 버스 DATA 타이밍 차트에서 볼 수 있듯이, 상기 데이터 버스 DATA는 이미 타이밍 클록 신호 CLOCK 또는 스트로브 신호(들)의 라이징과 폴링 에지 모두에서 정보를 제공한다. 모든 데이터가 제공된 후에, 상기 타이밍 클록 사이클은 반복될 것이다. 상기 타이밍 차트는 그 다음에 새로운 행 어드레스 R과 새로운 열 어드레스 C로 반복될 것이다.
도 2에 도시된 것은 두 개의 부분 Ra, Rb로 나누어진 행 어드레스 R와 두 개의 부분 Ca, Cb로 나누어진 열 어드레스 C를 갖는 타이밍 차트이다. 행 어드레스 R을 Ra, Rb로 그리고 열 어드레스 C를 Ca, Cb로 나누는 것에 의하여, 어드레스 버스 ADDRESS에서의 핀의 개수는 실질적으로 두 개의 요소에 의하여 감소할 것이다. 도시된 경우에, 부분의 수 N=2이고 대표적인 어드레스 버스 크기 ADR=13인 경우 발명의 실시예에 따르면
Figure 112006074554825-pct00004
와 같이 전체 핀의 개수(T)를 구한다.
타이밍 차트로부터 볼 수 있는 바와 같이 첫 번째 라이징 에지의 시작부분에서, 행 어드레스 R의 첫 번째 부분 Ra 은 제공된다. 그 후에 임시로 타이밍 클록 신호 CLOCK 또는 스트로브(들)의 다음 폴링 에지에서, 행 어드레스의 두 번째 부분 Rb은 제공된다. 그것에 의하여, 클록 주기의 반의 대기 시간을 갖고, 완전한 행 어드레스 R이 제공된다. 두 개의 라이징 에지의 대기시간을 갖고, 열 어드레스가 두 부분 Ca, Cb 내에 제공된다.
도 2에서 볼 수 있듯이, 열 어드레스 C의 첫 번째 부분 Ca은 두 개의 라이징 에지의 대기시간 후에 첫 번째 폴링 에지에서 제공된다. 그러나 상기 열 어드레스는 두 개 이상의 부분으로 구성된다. 실시예에 따르면, 그러한 경우에 두 개의 라이징 에지의 대기시간 후에, 첫 번째 부분이 첫 번째 폴링 에지보다 더 일찍 이미 전달될 것은 가능하다. 더 일찍 열 어드레스를 전달하기 위한 단지 한계는 행 어드레스가 완전히 전달되는 것을 요구한다는 점일 것이다.
열 어드레스 C의 두 번째 부분 Cb은 그 다음에 임시로 연속적인 라이징 에지에 제공될 것이다. 도 1과 도 2 사이의 비교에서 볼 수 있듯이, 이러한 실시예에 따르면, 두 개의 부분으로 나뉘는 어드레스 정보를 갖고, 행 어드레스 R은 클록 사 이클의 반의 대기시간을 포함하고 열 어드레스 C는 어드레스 정보의 분할 없이 같은 시간에 제공된다. 데이터는 어드레스 정보의 분리 없이 같은 시간에 데이터 버스 DATA에 제공된다. 제어기나 중앙 처리 장치가 어드레싱이 폴링 에지 동안에 이미 가능한 표준 어드레싱의 경우보다 클록 주기의 절반보다 일찍 열 어드레스 C를 보내기 시작할 것이기 때문에, 열 어드레스 C는 클록 사이클의 반 만큼 딜레이되지 않는다.
도 3은 어드레스 정보의 네 부분을 갖는 실시예에 대한 타이밍 차트를 도시한다. 도 3에서 볼 수 있듯이, 어드레스 버스 ADDRESS에서 행 어드레스의 네 개의 부분 Ra, Rb, Rc, Rd은 타이밍 클록 신호 CLOCK 또는 스트로브 신호(들)의 네 개의 첫 번째 라이징 및 폴링 에지에서 제공된다. 행 어드레스 R을 제공하기 위한 딜레이는 하나의 완전한 클록 주기이다.
어드레스 버스 ADDRESS에서 두 개의 라이징 에지의 대기시간 후에, 열 어드레스 C는 네 개의 부분 Ca, Cb , Cc, Cd에 제공된다. 도시되지는 않았지만, 그러나 두 개의 라이징 에지의 대기시간 후에보다 일찍 열 어드레스의 전달이 가능하다.
도시된 클록 사이클을 따르는, 세 번째 연속 라이징 에지에서 두 개의 라이징 에지의 추가 딜레이 후에 데이터 버스 DATA 위의 데이터 D의 제공은 도시되지 않는다.
도 4는 중앙 처리 장치 CPU(4), CPU(4)와 저장 메모리(12) 사이의 제어와 I/O 버스(6), 어드레스 버스(8), 데이터 버스(10) 및 메모리 장치(14)를 포함하는 소비자 전자 장치(2)를 도시한다. 메모리 장치(14)는 프로세서(14a) 및 실질적 데이터를 저장하는 메모리 뱅크(14b)를 포함한다.
데이터 캐리어(carrier)와 같은 가령 컴퓨터 프로그램 생성물인 저장 메모리(12)는 메모리 장치(14)로부터 데이터를 검색하기 위하여 I/O 버스(6)를 통하여 컴퓨터 프로그램을 중앙 처리 장치(4)로 제공할 것이다. 컴퓨터 프로그램은 신호가 두 개의 부분으로 분리된 행 어드레스 스트로브(RAS) 와 열 어드레스 스트로브(CAS)의 행 어드레스와 열 어드레스를 어드레스 버스(8)를 통하여 메모리 장치(14)로 제공하기 위하여 중앙 처리 장치(4)에서 처리할 수 있는 명령을 포함한다.
신호의 각 부분은 완전한 어드레스 정보의 부분을 포함한다. 중앙 처리 장치(4)는 어드레스 버스(8)를 통하여 클록 신호의 라이징 에지(미도시)에서 행 어드레스의 첫 번째 부분을 제공한다. 행 어드레스의 두 번째 부분은 어드레스 버스(8)를 통하여 클록 신호의 다음 폴링 에지에서 제공된다.
타이밍 딜레이 이후에, 중앙 처리 장치(4)는 어드레스 버스(8)를 통하여 다음 폴링 에지에서 열 어드레스의 첫 번째 부분과, 클록 신호의 연속적인 라이징 에지에서 열 어드레스의 두 번째 부분을 제공한다.
그것에 의하여, 메모리 영역 내 하나의 특정한 메모리 블록은 선택될 것이다. 프로세서(14a)는 제공된 어드레스 정보의 부분을 처리하고 메모리 뱅크(14b)의 각 데이터 블록으로부터 데이터를 검색한다. 상기 검색된 데이터는 데이터 버스(10) 위의 프로세서(14a)에 의하여 제공되고 중앙 처리 장치(4)에 의하여 추가 처리될 것이다.
부분적으로 어드레스 정보를 제공하는 것에 의하여, 메모리 장치(14)는 감소한 수의 어드레스 단자를 주어진 어드레스 버스 대역폭에 단지 제공할 필요가 있을 것이다. 예를 들면, 어드레스가 두 개의 부분으로 나뉘는 경우에 13비트 대역폭을 갖는 어드레스 버스는 7 단자가 완전한 어드레스를 제공해 줄 것을 필요로 한다. 이것은 메모리 장치의 단자의 수를 증가하지 않으면서 어드레스 버스 대역폭을 증가하는 것을 허용한다.

Claims (21)

  1. 동적 랜덤 접속 메모리 장치를 어드레스 지정하기 위한 방법에 있어서,
    행 어드레스와 열 어드레스를 타이밍 클록 신호에 의하여 제공된 간격으로 상기 메모리 장치의 어드레싱 단자에 제공하는 것을 포함하고,
    상기 행 어드레스 및 상기 열 어드레스를 부분으로 나누는 것;
    상기 각각의 부분을 상기 메모리 장치의 상기 어드레스 단자에 제공하는 것;
    상기 타이밍 클록 신호의 타이밍 사이클 내 첫 번째 라이징 에지 및 첫 번째 폴링 에지에서 상기 행 어드레스의 두 부분을 각각 제공하는 것; 및
    상기 행 어드레스가 제공된 시점으로부터 상기 행 어드레스를 처리하기 위한 대기 시간 후에, 상기 타이밍 클록 신호의 타이밍 사이클 내 첫 번째 폴링 에지 및 다음 라이징 에지에서 상기 열 어드레스의 두 부분을 각각 제공하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 각 부분이 상기 타이밍 클록 신호의 연속적인 라이징 및 폴링 에지에서 상기 어드레스 단자로 제공되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 행 어드레스를 두 부분으로 나누는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 열 어드레스를 두 부분으로 나누는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 행 어드레스를 처리하기 위하여 두 개의 라이징 에지의 대기를 제공하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 행 어드레스 및/또는 열 어드레스를 두 개 이상의 부분으로 나누는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 타이밍 클록 신호의 타이밍 사이클의 시작에서의 라이징 및 폴링 에지에서 상기 행 어드레스의 상기 부분들을 각각 제공하는 것을 특징으로 하는 방법.
  8. 제6항에 있어서, 상기 행 어드레스가 제공된 시점으로부터 상기 행 어드레스의 처리를 위하여 대기 시간 후에, 상기 타이밍 클록 신호의 타이밍 사이클의 종단에서의 상기 폴링 및 라이징 에지에서 상기 열 어드레스의 상기 부분들을 각각 제공하는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 행 어드레스의 처리를 위하여 두 개의 라이징 에지의 대기시간을 제공하는 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 상기 메모리 내 상기 어드레스 단자에서 연속적으로 제공된 상기 열 어드레스의 상기 부분 및/또는 상기 행 어드레스의 상기 부분을 처리하는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 상기 완전한 행 어드레스의 수신하기 전에 상기 메모리 내에서 상기 행 어드레스의 부분을 처리하는 것을 특징으로 하는 방법.
  12. 동적 랜덤 접속 메모리 장치에 있어서,
    어드레스 정보를 수신하기 위한 어드레스 단자; 및
    상기 어드레스 단자를 통하여 수신된 행 어드레스와 열 어드레스의 처리를 위한 어드레스 처리 수단을 포함하고,
    상기 어드레스 처리 수단은 적어도 상기 행 어드레스와 열 어드레스의 부분을 수신하는 것으로서,
    상기 어드레스 처리 수단에서 상기 행 어드레스의 두 부분이, 타이밍 클록 신호의 타이밍 사이클 내 첫 번째 라이징 에지와 첫 번째 폴링 에지에서 각각 제공되는 것; 및
    상기 행 어드레스가 제공된 시점으로부터 상기 행 어드레스를 처리하기 위한 대기 시간 후에, 상기 열 어드레스의 두 부분이 상기 타이밍 클록 신호의 타이밍 사이클 내 첫 번째 폴링 에지와 다음 라이징 에지에서 각각 제공되는 것을 특징으로 하는 동적 랜덤 접속 메모리 장치.
  13. 제12항에 있어서, 어드레스 단자 T의 개수가
    Figure 112007094292636-pct00010
    와 같이, N에 의하여 나누어진 어드레스 버스 크기 ADR이고, 상기 N은 상기 행 어드레스 및/또는 상기 열 어드레스를 위한 부분의 개수를 나타내는 것을 특징으로 하는 동적 랜덤 접속 메모리 장치.
  14. 삭제
  15. 제12항에 있어서, 행 어드레스가 수신된 후에 행 데이터를 행 버퍼로 제공하는 것을 특징으로 하는 동적 랜덤 접속 메모리 장치.
  16. 중앙 처리 장치 및 제12항에 따른 메모리 장치를 포함하는 컴퓨터 시스템에 있어서,
    상기 중앙 처리 장치로부터 상기 메모리 장치로 순차적으로 행 어드레스와 열 어드레스를 제공하는 어드레스 버스를 포함하고,
    상기 중앙 처리 장치는 라이징과 폴링 에지를 갖는 타이밍 클록 신호를 제공하는 클록 장치를 포함하고,
    상기 메모리 장치는 어드레스 처리수단을 포함하고, 상기 어드레스 처리 수단은,
    상기 행 어드레스와 상기 열 어드레스를 부분으로 나누는 것;
    상기 각 부분을 상기 메모리 장치의 어드레스 단자에 제공하는 것;
    상기 타이밍 클록 신호의 타이밍 사이클 내 첫 번째 라이징 에지 및 첫 번째 폴링 에지에서, 상기 행 어드레스의 두 부분을 각각 제공하는 것; 및
    상기 행 어드레스가 제공된 시점으로부터 상기 행 어드레스를 처리하기 위한 대기 시간 후에, 상기 타이밍 클록 신호의 타이밍 사이클 내 첫 번째 폴링 에지 및 다음 라이징 에지에서 상기 열 어드레스의 두 부분을 각각 제공하는 것을 특징으로 하는 컴퓨터 시스템.
  17. 메모리 장치 내 데이터에 접속하기 위하여, 어드레스 정보를 상기 메모리 장치로 제공하기 위한 컴퓨터 프로그램을 저장한 컴퓨터로 판독 가능한 기록 매체에 있어서, 상기 컴퓨터 프로그램은 프로세서가 행 어드레스와 열 어드레스를 상기 메모리 장치의 어드레스 단자에 순차적으로 제공하는 것을 야기하도록 동작가능한 명령을 포함하고,
    상기 행 어드레스 및/또는 상기 열 어드레스를 부분들로 분할하는 것;
    상기 각 부분을 상기 메모리 장치의 상기 어드레스 단자에 제공하는 것;
    타이밍 클록 신호의 타이밍 사이클 내 첫 번째 라이징 에지 및 첫 번째 폴링 에지에서 상기 행 어드레스의 두 부분을 각각 제공하는 것; 및
    상기 행 어드레스를 제공한 시점으로부터 상기 행 어드레스를 처리하기 위한 대기 시간 후에, 상기 타이밍 클록 신호의 타이밍 사이클 내 첫 번째 폴링 에지 및 다음 라이징 에지에서 상기 열 어드레스의 두 부분을 각각 제공하는 것을 특징으로 하는 컴퓨터 프로그램을 저장한 컴퓨터로 판독 가능한 기록 매체.
  18. 제12항에 따른 동적 랜덤 접속 메모리 장치를 이용하는 소비자 전자 장치 또는 이동 통신 장치.
  19. 제12항의 동적 랜덤 접속 메모리 장치를 포함하는 것을 특징으로 하는 이동 통신 장치.
  20. 삭제
  21. 삭제
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