CN212694406U

CN212694406U - 储存级存储器的双列直插式存储模块装置

Info

Publication number: CN212694406U
Application number: CN202020429712.6U
Authority: CN
Inventors: 周小锋; 左丰国
Original assignee: Xian Unilc Semiconductors Co Ltd
Current assignee: Xian Unilc Semiconductors Co Ltd
Priority date: 2020-03-27
Filing date: 2020-03-27
Publication date: 2021-03-12
Anticipated expiration: 2030-03-27

Abstract

本实用新型涉及储存级存储器SCM的双列直插式存储模块DIMM装置。本实用新型的装置能够增加装置的内存空间、提高装置的速率性能、降低印刷电路板设计难度且使主机能够以低的开销访问非易失性存储器。

Description

储存级存储器的双列直插式存储模块装置

技术领域

本实用新型涉及存储器领域。更具体地，本实用新型涉及储存级存储器SCM(Storage Class Memory)的双列直插式存储模块DIMM(Dual In-line Memory Module)装置。

背景技术

储存级存储器SCM的性双列直插式存储模块DIMM是一种新型的双列直插式存储模块，模块上存在可以以储存形式访问的内存空间。

已知现有技术存在的一种储存级存储器SCM的双列直插式存储模块DIMM中的信号流向及接口示意图如图1所示。在图1中，利用分叉(stub)信号，主机(host)或中央处理单元CPU(Central Processing Unit)能够在正常工作时访问动态随机存取存储器DRAM(Dynamic Random Access Memory)及控制器诸如非易失性控制器NVC(Non-VolatileController)，并且经由访问控制器来实现访问非易失性存储器诸如NAND Flash的目的，从而增加了系统的内存空间。

分叉信号具体表现在如下方面：命令/地址CA(Command/Address)信号从DIMM槽(slot)输出之后存在分叉(stub)信号，该分叉信号分别被连接至寄存器时钟驱动器RCD(Register Clock Driver)和控制器；数据DQ信号在数据缓冲器DB(Data Buffer)和动态随机存储存储器DRAM之间也存在分叉信号。这种分叉信号在印刷电路板实现高速信号时存在很大的难度，原因在于高速信号的反馈会对另一路的信号造成干扰，影响速率性能。

已知现有技术中存在的另一种去除分叉信号的技术方案如图2所示。在图2中，命令/地址CA信号以及数据DQ信号都先进入了控制器，省去了图1中所示出的分叉信号。然而，在图2所示的情形中存在如下两个问题：

首先，数据DQ信号经过数据缓冲器DB进行了驱动能力的增强，但是进入到控制器之后在芯片内较难将经驱动增强的信号保持且传送至非易失性存储器诸如NAND Flash。

其次，高速的数据DQ信号在DIMM槽两侧，使得在印刷电路板上布线时，高速的数据DQ信号与控制器之间的连接很难实现等长。然而，高速并行信号不等长导致信号到达目的地时间不一样，也会导致速率性能下降。

因此，亟需一种能够解决上述问题的储存级存储器SCM的双列直插式存储模块DIMM装置。

实用新型内容

本实用新型涉及能够增加装置的内存空间、提高装置的速率性能、降低印刷电路板设计难度且使主机能够以低的开销访问非易失性存储器的储存级存储器SCM的双列直插式存储模块DIMM装置。

根据本实用新型的第一方面，提供了一种储存级存储器的双列直插式存储模块装置，包括：

第一存储区，所述第一存储区存储具有第一范围主机访问频率的数据；以及

第二存储区，所述第二存储区存储具有第二范围主机访问频率的数据；

其中，所述第一范围主机访问频率大于所述第二范围主机访问频率。

由此，将双列直插式存储模块装置的存储区划分为主机或中央处理单元频繁读写的“热区”(即，第一存储区)和主机或中央处理单元不频繁读写的“冷区”(即，第二存储区)，“热区”的处理速度相对较快，“冷区”的处理速度相对较慢。这样，可以提高模块装置的速率性能。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述具有第二范围主机访问频率的数据间接地经由所述第一存储区而被存储在所述第二存储区中。

由此，本实用新型明确了访问“冷区”(即，第二存储区)的方式，即，需要经由“热区”(即，第一存储区)来访问“冷区”，通过访问“冷区”来增加装置的内存空间。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述第一存储区中包括用于具有第二范围主机访问频率的数据的一预定大小的存储空间。

优选地，这些存储空间的大小各自都大于64KB。开辟这些存储空间的大小时，需要考虑的因素为诸如主机访问动态随机存取存储器DRAM的数据速率、控制器访问动态随机存取存储器DRAM的数据速率以及控制器访问非易失性存储器诸如NAND Flash的数据速率等。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述第二存储区包括多个子存储区，所述多个子存储区各自存储具有不同范围的主机访问频率的数据。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述第二存储区包括两个子存储区，所述两个子存储区为:

第一子存储区，所述第一子存储区存储具有第一子范围主机访问频率的数据；

第二子存储区，所述第二子存储区存储具有第二子范围主机访问频率的数据；

其中，所述第一子范围主机访问频率大于所述第二子范围主机访问频率。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述第一存储区为多个动态随机存取存储器。

由于动态随机存取存储器的处理速度相对较快，通过将主机或中央处理单元频繁读写的数据存储在动态随机存取存储器，可以提高模块装置的速率性能。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述第一子存储区为动态随机存取存储器缓存模块；以及所述第二子存储区为非易失性存储器。

由此，将“冷数据”中具有相对高的主机访问频率的数据写入至动态随机存取存储器缓存模块中，以及将“冷数据”中具有相对低的主机访问频率的数据写入至非易失性存储器中。这样，进一步提高该装置的速率性能，且避免频繁访问非易失性存储器，从而避免对非易失性存储器造成损坏。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，进一步包括：

控制器，所述控制器与所述动态随机存取存储器缓存模块和所述非易失性存储器分别连接。

根据本实用新型的储存级存储器的双列直插式存储模块装置，进一步包括：

时钟驱动器，与所述控制器连接。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，响应于主机将具有第二范围的主机访问频率的数据写入至所述多个动态随机存取存储器中的一个或多个，且响应于所述控制器接收到主机经由系统管理总线所通知的具有第二范围的主机访问频率的数据的地址，所述控制器发送获取数据命令至所述多个数据缓冲器中的一个或多个，以命令所述多个数据缓冲器中的一个或多个从所述多个动态随机存取存储器中的一个或多个获取所述具有第二范围的主机访问频率的数据且将所述具有第二范围的主机访问频率的数据发送至所述控制器；以及，

响应于接收到所述具有第二范围的主机访问频率的数据，所述控制器将所述具有第二范围的主机访问频率的数据写入至所述动态随机存取存储器缓存模块或所述非易失性存储器中。

由此，主机能够在正常工作时访问控制器，且通过将具有第二范围的主机访问频率的数据写入控制器，增加装置的内存空间。另外，将主机不频繁访问的数据(即，冷数据)写入至所述动态随机存取存储器缓存模块或所述非易失性存储器，能够提高该装置的速率性能。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述时钟驱动器经由本地命令总线与所述控制器连接；所述时钟驱动器经由数据缓冲器命令总线与所述多个数据缓冲器中的每一个连接；以及所述多个数据缓冲器各自经由本地数据总线与所述控制器连接。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述控制器经由所述本地命令总线以及所述数据缓冲器命令总线而发送所述获取数据命令至所述多个数据缓冲器中的一个或多个。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述多个数据缓冲器中的一个或多个经由所述本地数据总线将所述具有第二范围的主机访问频率的数据发送至所述控制器。

由此，降低了该装置的印刷电路板设计难度。同时，采用缓存平衡非易失性存储器和内存之间的速率差，使得主机能够以低的开销稳定地访问非易失性存储器。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述控制器将具有所述第一子范围的主机访问频率的数据写入至所述动态随机存取存储器缓存模块中；以及所述控制器将具有所述第二子范围的主机访问频率的数据写入至所述非易失性存储器中。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述主机经由所述多个数据缓冲器中的一个或多个直接将数据写入至所述多个动态随机存取存储器中的一个或多个。

由此，能够避免主机和控制器同时连接高速信号，从而不会为印刷电路板设计带来困难。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，响应于接收到主机经由系统管理总线所通知的具有第二范围的主机访问频率的数据的地址，所述控制器从所述动态随机存取存储器缓存模块或所述非易失性存储器中读取所述具有第二范围的主机访问频率的数据且发送写入数据命令至所述多个数据缓冲器中的一个或多个，以命令所述多个数据缓冲器中的一个或多个从所述控制器获取所述具有第二范围的主机访问频率的数据且之后将所述具有第二范围的主机访问频率的数据写入至所述多个动态随机存取存储器中的一个或多个中；以及，

所述主机从所述多个动态随机存取存储器中的一个或多个中读数据。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述控制器经由所述本地命令总线以及所述数据缓冲器命令总线而发送写入数据命令至所述多个数据缓冲器中的一个或多个。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述多个数据缓冲器中的一个或多个经由所述本地数据总线而从所述控制器获取所述具有第一范围的主机访问频率的数据。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述控制器从所述动态随机存取存储器缓存模块中读取所述具有第一子范围的主机访问频率的数据；以及所述控制器从所述非易失性存储器中读取所述具有第二子范围的主机访问频率的数据。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述主机经由所述多个数据缓冲器中的一个或多个直接从所述多个动态随机存取存储器的一个或多个中读数据。

根据本实用新型的储存级存储器的双列直插式存储模块装置的一个优选实施方案，所述多个动态随机存取存储器与所述多个数据缓冲器之间的印刷电路板的布线是相等长度的。

由此，不会导致信号到达目的地时间不一样，进一步提高速率性能。

附图说明

通过下文结合对附图的说明，将更容易理解本实用新型，其中：

图1为现有技术中的一种储存级存储器SCM的双列直插式存储模块DIMM中的信号流向及接口示意图。

图2为现有技术中的另一种储存级存储器SCM的双列直插式存储模块DIMM中的信号流向及接口示意图。

图3为根据本实用新型的一个实施方案的储存级存储器SCM的双列直插式存储模块DIMM中的构造。

具体实施方式

下面将结合附图来对本实用新型的实施方案进行进一步详述。

在图3的构造中，主机能够在正常工作时访问动态随机存取存储器DRAM 301及控制器304，且经由访问控制器304来实现访问非易失性存储器诸如NAND Flash 302的目的，从而增加系统的内存空间。

相比于图2，在图3的构造中，分别使用时钟驱动器RCD 305和数据缓冲器DB 306来提高数据DQ信号和命令/地址CA信号的驱动能力。此外，主机经由数据缓冲器DB 306直接将数据写入至动态随机存取存储器DRAM 301中，避免主机和控制器304同时连接高速信号，不会为印刷电路板设计带来困难。另外，数据缓冲器DB 306与所述动态随机存取存储器DRAM301之间的印刷电路板的布线也是等长的，不会导致信号到达目的地时间不一样，进一步提高速率性能。

此外，当主机需要访问非易失性存储器诸如NAND Flash 302时，经由系统管理总线SMBus通知控制器304其要访问非易失性存储器诸如NAND Flash 302的地址段；控制器304将该装置上的动态随机存取存储器DRAM 301的一部分空间作为缓冲器来实现主机对非易失性存储器诸如NAND Flash 302的访问。

由此，降低了系统印刷电路板设计难度，同时采用缓存平衡非易失性存储器和内存之间的速率差，使得主机能够以低的开销稳定地访问非易失性存储器。

下面进一步详述图3的构造。

如图3中所示，储存级存储器SCM的双列直插式存储模块DIMM包括多个动态随机存取存储器DRAM 301、非易失性存储器诸如NAND Flash 302以及动态随机存取存储器DRAM缓存(Cache)模块303。

在本实用新型中，动态随机存取存储器DRAM 301中最终存储有“热数据”，而非易失性存储器诸如NAND Flash 302和动态随机存取存储器DRAM缓存模块303存储有“冷数据”，且动态随机存取存储器DRAM缓存模块303中存储有“冷数据”中具有相对高的主机访问频率的数据，以及非易失性存储器诸如NAND Flash 302中存储有“冷数据”中具有相对低的主机访问频率的数据。

在本实用新型中，“热数据”指的是主机或中央处理单元频繁访问的数据，“冷数据”指的是主机或中央处理单元不频繁访问的数据。

在“热数据”与“冷数据”的定义中，是否频繁访问是根据具体情形来界定的，并没有具体值来界定。

如本实用新型中所述的配置能够提高该装置的速率性能，且避免频繁访问非易失性存储器，从而避免对非易失性存储器造成损坏。

如图3中进一步示出的，储存级存储器SCM的双列直插式存储模块DIMM包括控制器304、时钟驱动器RCD 305以及多个数据缓冲器DB 306。所述时钟驱动器RCD 305经由本地命令总线LCOM与所述控制器304连接，所述时钟驱动器RCD 305经由数据缓冲器命令总线BCOM与所述多个数据缓冲器DB 306中的每一个连接，所述数据缓冲器DB 306各自经由本地数据总线LDQ与所述控制器304连接。

下面结合主机向控制器304或动态随机存取存储器DRAM缓存模块303中写数据以及读数据的过程来进一步理解图3中的构造。

当主机向非易失性存储器诸如NAND Flash 302或动态随机存取存储器DRAM缓存模块303中写数据时，主机首先将数据写入至多个动态随机存取存储器DRAM 301中的一个或多个中。在本实用新型中，由于此“数据”最终会被写入至非易失性存储器诸如NANDFlash 302或动态随机存取存储器DRAM缓存模块303中，所以此“数据”指的是“冷数据”。

应理解，主机可以向动态随机存取存储器DRAM 301中写入热数据和冷数据，热数据最终存储在动态随机存取存储器DRAM 301中，而冷数据最终被存储在非易失性存储器诸如NAND Flash 302或动态随机存取存储器DRAM缓存模块303中。在本实用新型中，在多个动态随机存取存储器DRAM 301中的每一个中，都存在预留的且具有固定空间大小的用于缓存冷数据的缓存区。

优选地，这些缓存区的空间大小各自都大于64KB。开辟这些缓存区的空间大小时，需要考虑的因素为诸如主机访问动态随机存取存储器DRAM的数据速率、控制器304访问动态随机存取存储器DRAM的数据速率以及控制器304访问非易失性存储器诸如NAND Flash302的数据速率等。

在主机将冷数据写入至多个动态随机存取存储器DRAM 301中的一个或多个中后，控制器304从多个动态随机存取存储器DRAM 301中的一个或多个中获取“冷数据”且根据缓存算法将这些“冷数据”写入至非易失性存储器诸如NAND Flash 302以及动态随机存取存储器DRAM缓存模块303中。

在本实用新型中，主机能够直接经由多个数据缓冲器DB 306中的一个或多个将数据写入至多个动态随机存取存储器DRAM 301中的一个或多个中，此时主机具有多个动态随机存取存储器DRAM 301的操作控制权。

然后，主机经由系统管理总线SMBus通知控制器304具有第二范围的主机访问频率的数据(即，主机不频繁访问的“冷数据”)的地址，所述控制器304将动态随机存取存储器DRAM 301的操作控制权从主机切换过来。之后，所述控制器304经由所述时钟驱动器RCD305与所述控制器304之间的所述本地命令总线LCOM以及所述时钟驱动器RCD 305与所述多个数据缓冲器DB 306中的每一个之间的所述数据缓冲器命令总线BCOM而发送所述获取数据命令至所述多个数据缓冲器DB 306中的一个或多个，以命令所述多个数据缓冲器DB 306中的一个或多个从所述多个动态随机存取存储器DRAM 301中的一个或多个获取所述“冷数据”且经由所述本地数据总线LDQ将所述“冷数据”发送至所述控制器304。最后，所述控制器304根据缓存算法将所述“冷数据”写入至所述动态随机存取存储器DRAM缓存模块303或所述非易失性存储器诸如NAND Flash 302中。

所述缓存算法的总体思路是：将“冷数据”中具有第一子范围的主机访问频率(即，相对高的主机访问频率)的数据写入至动态随机存取存储器缓存模块303中；以及，将“冷数据”中具有第二子范围的主机访问频率(即，相对低的主机访问频率)的数据写入至非易失性存储器302中。

当主机从非易失性存储器诸如NAND Flash 302或动态随机存取存储器DRAM缓存模块303中读数据时，主机首先将“冷数据”的地址通知给控制器304，控制器304根据所述地址从非易失性存储器诸如NAND Flash 302以及动态随机存取存储器DRAM缓存模块303中读取“冷数据”，且将这些“冷数据”写入至多个动态随机存取存储器DRAM 301中的一个或多个中，之后主机从多个动态随机存取存储器DRAM 301中的一个或多个中读取“冷数据”。

具体而言，主机首先经由系统管理总线SMBus通知控制器304具有第一范围的主机访问频率的数据(即，“冷数据”)的地址，所述控制器304根据所述地址从非易失性存储器诸如NAND Flash 302以及动态随机存取存储器DRAM缓存模块303中读取“冷数据”，且经由所述时钟驱动器RCD 305与所述控制器304之间的所述本地命令总线LCOM以及所述时钟驱动器RCD 305与所述多个数据缓冲器DB 306中的一个或多个之间的所述数据缓冲器命令总线BCOM而发送所述写入数据命令至所述多个数据缓冲器DB 306中的一个或多个中，以命令所述多个数据缓冲器DB 306中的一个或多个经由所述本地数据总线LDQ从所述控制器304获取所述“冷数据”且之后将所述“冷数据”写入至所述多个动态随机存取存储器DRAM 301中的一个或多个中。最后，主机从所述多个动态随机存取存储器DRAM 301中的一个或多个中读数据。

另外，图3中所示的储存级存储器SCM的双列直插式存储模块DIMM为典型的NVDIMM-N类型。图3中示出了主机与储存级存储器SCM的双列直插式存储模块DIMM之间典型的SAVE_n信号。SAVE_n信号用于在系统异常掉电时被主机拉低来通知双列直插式存储模块NVDIMM进行数据备份。

应注意，上文所提及的实施方案例示而非限制本实用新型，且在不脱离所附权利要求的范围的前提下，本领域技术人员将能够设计许多替代实施方案。应理解，本实用新型的范围由权利要求限定。

Claims

1.一种储存级存储器的双列直插式存储模块装置，其特征在于，包括：

第一存储区，所述第一存储区为多个动态随机存取存储器,所述第一存储区存储具有第一范围主机访问频率的数据；以及

第二存储区，所述第二存储区存储具有第二范围主机访问频率的数据，其中所述第一范围主机访问频率大于所述第二范围主机访问频率；所述第二存储区包括：第一子存储区，所述第一子存储区为动态随机存取存储器缓存模块且存储具有第一子范围主机访问频率的数据；第二子存储区，所述第二子存储区为非易失性存储器且存储具有第二子范围主机访问频率的数据，其中所述具有第二范围主机访问频率的数据间接地经由所述第一存储区而被存储在所述第二存储区中，其中所述第一存储区中包括用于具有第二范围主机访问频率的数据的一预定大小的存储空间；其中，所述第一子范围主机访问频率大于所述第二子范围主机访问频率；

控制器，所述控制器与所述动态随机存取存储器缓存模块和所述非易失性存储器分别连接；

时钟驱动器，与所述控制器连接。

2.根据权利要求1所述的储存级存储器的双列直插式存储模块装置，其特征在于，

响应于主机将具有第二范围的主机访问频率的数据写入至所述多个动态随机存取存储器中的一个或多个，且响应于所述控制器接收到主机经由系统管理总线所通知的具有第二范围的主机访问频率的数据的地址，所述控制器发送获取数据命令至多个数据缓冲器中的一个或多个，以命令所述多个数据缓冲器中的一个或多个从所述多个动态随机存取存储器中的一个或多个获取所述具有第二范围的主机访问频率的数据且将所述具有第二范围的主机访问频率的数据发送至所述控制器；以及，

3.根据权利要求2所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述时钟驱动器经由本地命令总线与所述控制器连接；

所述时钟驱动器经由数据缓冲器命令总线与所述多个数据缓冲器中的每一个连接；以及

所述多个数据缓冲器各自经由本地数据总线与所述控制器连接。

4.根据权利要求3所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述控制器经由所述本地命令总线以及所述数据缓冲器命令总线而发送所述获取数据命令至所述多个数据缓冲器中的一个或多个。

5.根据权利要求4所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述多个数据缓冲器中的一个或多个经由所述本地数据总线将所述具有第二范围的主机访问频率的数据发送至所述控制器。

6.根据权利要求2-5中的任一项所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述控制器将具有所述第一子范围的主机访问频率的数据写入至所述动态随机存取存储器缓存模块中；以及

所述控制器将具有所述第二子范围的主机访问频率的数据写入至所述非易失性存储器中。

7.根据权利要求2-5中的任一项所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述主机经由所述多个数据缓冲器中的一个或多个直接将数据写入至所述多个动态随机存取存储器中的一个或多个。

8.根据权利要求1所述的储存级存储器的双列直插式存储模块装置，其特征在于，

响应于接收到主机经由系统管理总线所通知的具有第二范围的主机访问频率的数据的地址，所述控制器从所述动态随机存取存储器缓存模块或所述非易失性存储器中读取所述具有第二范围的主机访问频率的数据且发送写入数据命令至多个数据缓冲器中的一个或多个，以命令所述多个数据缓冲器中的一个或多个从所述控制器获取所述具有第二范围的主机访问频率的数据且之后将所述具有第二范围的主机访问频率的数据写入至所述多个动态随机存取存储器中的一个或多个中；以及，

9.根据权利要求8所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述时钟驱动器经由本地命令总线与所述控制器连接；

10.根据权利要求9所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述控制器经由所述本地命令总线以及所述数据缓冲器命令总线而发送写入数据命令至所述多个数据缓冲器中的一个或多个。

11.根据权利要求10所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述多个数据缓冲器中的一个或多个经由所述本地数据总线而从所述控制器获取所述具有第一范围的主机访问频率的数据。

12.根据权利要求8-11中的任一项所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述控制器从所述动态随机存取存储器缓存模块中读取所述具有第一子范围的主机访问频率的数据；以及

所述控制器从所述非易失性存储器中读取所述具有第二子范围的主机访问频率的数据。

13.根据权利要求8-11中的任一项所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述主机经由所述多个数据缓冲器中的一个或多个直接从所述多个动态随机存取存储器的一个或多个中读数据。

14.根据权利要求2-5和8-11中的任一项所述的储存级存储器的双列直插式存储模块装置，其特征在于，

所述多个动态随机存取存储器与所述多个数据缓冲器之间的印刷电路板的布线是相等长度的。