CN109167598A - 一种基于高频率低功耗应用需求的毫米波静态分频器 - Google Patents
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Abstract
本发明公开了一种基于高频率低功耗应用需求的毫米波静态分频器，属于基本电子电路的技术领域，其包括输入时钟信号差分管对、锁存器驱动管对、锁存器锁存管对、发射极跟随器差分管对和由电感电阻串联的射频扼流负载，通过合理布局差分管对及锁存器输出差分线和反馈差分线使锁存器内部互连线最短且呈高度对称性，大幅度缩短锁存器间连接线的长度，减少毫米波频段的反馈相移和电阻电容寄生参数并大幅度提升差分布线的对称性，克服了传统毫米波静态分频器工作频率相对较低和功耗相对较高的缺点。用电感电阻串联的射频扼流负载取代传统毫米波静态分频器电阻负载后，有效地降低分频器功耗的同时也可以提升其工作频率。
Description
技术领域
本发明涉及一种基于高频率低功耗应用需求的毫米波静态分频器，属于基本电子电路的技术领域，尤其涉及5G通信领域的毫米波静态分频器。
背景技术
近年来，采用硅基半导体工艺实现5G毫米波频段上宽带超高速通信系统已经成为学术界和工业界的研究热点（WRC-19 1.13）。毫米波频段丰富的频谱资源能够大幅度提升通信系统信道容量和数据传输速率。然而，对于一个5G毫米波通信系统，宽带稳定毫米波射频前端的实现是极富挑战的，而能够实现将振荡器输出频率分频到参考时钟频率的分频链路又是射频前端锁相环中极其重要的模块。因此，毫米波分频器必须满足宽带要求以支持5G毫米波振荡器所覆盖频段。另外，由于毫米波频段路径损耗大，且发射端输出功率有限，5G毫米波通信系统常以多输入多输出（MIMO）大规模阵列实现，MIMO系统设计必须满足低功耗应用的需求，而分频链路又占用锁相环绝大部分功耗，故低功耗设计对于毫米波分频器也是必须考虑的因素。
常见的分频器可分为四种结构：静态分频器、动态分频器、弥勒分频器和注入锁定分频器。动态分频器工作频率相对较高，但是带宽较窄且需要较高的输入功率（通常大于0dBm）；弥勒分频器结构简单，但最大的问题是会恶化系统的相位噪声；注入锁定分频器可以工作在较高的频率且对输入功率并不敏感，但其工作带宽极窄，难以满足大多数毫米波射频系统的需求。因此，从工作带宽、输入灵敏度和功耗等方面综合考虑，静态结构分频器是比较常用的毫米波分频器。然而，静态结构分频器是基于锁存器触发的分频原理实现的，锁存器原理图较为复杂，内部布版引入的电阻电容寄生、差分走线的非对称性以及锁存器间互连线带来的反馈相移等等均会大幅度恶化静态分频器的最高工作频率，故高工作频率相对难以实现，为了使静态分频器工作在较高的频率，通常静态分频器偏置在较高的电压状态，因此功耗相对较高，这对低功耗的毫米波系统设计是不可接受的。
因此，需要发明一种可工作在较高毫米波频段、功耗较低的毫米波静态分频器。
发明内容
发明目的：本发明的目的是针对上述背景技术的不足，提供了一种高频率低功耗的毫米波静态分频器，通过优化版图布局大幅度提升毫米波静态分频器工作频率且功耗较低，解决了传统毫米波静态分频器工作频率低以及功耗较高的技术问题。
本发明为实现上述发明目的采用如下技术方案：
本发明公开了一种基于高频率低功耗应用需求的毫米波静态分频器，其包括输入时钟信号差分管对、锁存器驱动管对、锁存器锁存管对、发射极跟随器差分管对和由电感电阻串联的射频扼流负载，将构成锁存器驱动管对和锁存器锁存管对的四个晶体管均匀排布成正方形结构且四个晶体管位于正方形结构的四个顶点上，锁存器驱动管对位于正方形的一条边上且两个晶体管的发射极均指向该边的中心处，锁存器锁存管对位于正方形与驱动管对相互平行的另一条边上且两个晶体管的发射极均指向该边的中心处，输入时钟信号差分对管对称分布于正方形相互平行的一对边的两侧且两个晶体管的集电极均指向正方形的中心，发射极跟随器差分管对对称分布于正方形另一对相互平行的一对边的两侧且两个晶体管的基极均指向正方形的中心。
本发明采用上述技术方案，具有以下有益效果：
（1）通过合理放置各功能块可以使锁存器内部互连线最短且呈高度对称性，再将锁存器输出差分线和反馈差分线均分布在锁存器一侧，这样可以大幅度缩短锁存器间连接线的长度，减少毫米波频段的反馈相移和电阻电容寄生参数并提升差分布线的对称性，可以大幅度提升由两级锁存器反馈互连构成的毫米波静态分频器的工作频率并有效的降低分频器的功耗，任意毫米波频段锁存器都可以采用本申请提出的版图优化方案；
（2）用电感电阻串联的射频扼流负载取代传统毫米波静态分频器电阻负载后，电感电阻串联负载在高频时可以有效地扼制射频信号流向电源通路，从而全部流入下一级（锁存管对），有效地降低分频器功耗的同时也可以提升其工作频率。
附图说明
图1是本发明中构成毫米波静态分频器的基本单元锁存器的基本结构原理图；
图2 是将本发明应用在一个E波段毫米波静态分频器中的电路原理图；
图3 是将本发明应用在一个E波段毫米波静态分频器中的完整结构示意图；
图4 是将本发明应用在一个E波段毫米波静态分频器后分频器的频率提升测试结果。
图中标号说明：1、输入时钟差分管对，2、锁存器驱动管对，3、锁存器锁存管对，4、发射极跟随器差分管对。
具体实施方式
下面结合附图对本发明做更进一步的解释。
构成毫米波静态分频器的基本单元锁存器如图1所示，其包括输入时钟信号差分管对1、锁存器驱动管对2、锁存器锁存管对3和发射极跟随器差分管对4和由电感电阻串联的射频扼流负载，将锁存器驱动管对2和锁存器锁存管对3四个晶体管均匀排布成正方形结构，四个晶体管位于正方形结构的四个顶点上，锁存器驱动管对2位于正方形的一条边上且两个晶体管的发射极均指向该边的中心处，锁存器锁存管对3位于正方形与驱动管对2相互平行的另一条边上且两个晶体管的发射极均指向该边的中心处，输入时钟信号差分对管1对称分布于正方形相互平行的一对边的两侧（图1中的11区域和12区域），两个晶体管的集电极均指向正方形的中心，发射极跟随器差分管对4对称分布于正方形另一对相互平行的一对边的两侧（图1中的41区域和42区域），两个晶体管的基极均指向正方形的中心。另外，将传统毫米波静态分频器电阻负载用电感电阻串联的射频扼流负载取代，该电感电阻串联负载在高频时可以有效的扼制射频信号流向电源通路，从而全部流入下一级（锁存管对），有效地降低分频器功耗的同时也可以提升其工作频率。通过对各功能块的位置合理放置，可以使锁存器内部晶体管间互连线最短且呈高度对称性，且锁存器输出差分线Q和反馈差分线D均分布在锁存器一侧，可以大幅度缩短锁存器间连接线的长度，以减少毫米波频段的反馈相移和电阻电容寄生参数。
图2是将本发明应用在一个E波段毫米波静态分频器中的电路原理图。如图所示，该分频器包括一个输入单端到差分转换的变压器、两个基于图1所提出的锁存器和一级输出驱动放大器。输入变压器主要用于输入差分信号产生，方便分频器测试（E波段差分信号直接由仪器难以产生）；两级锁存器通过反馈互连用于对输入信号进行分频；输出驱动放大器用于放大分频器输出信号以驱动后级链路。
图3是将本发明应用在一个E波段毫米波静态分频器中的完整结构示意图。如图所示，在使用本发明后，由于锁存器输出差分线Q和锁存器反馈差分线D均分布在锁存器一侧，这样构成静态分频器的两级锁存器之间的互连线长度极短且呈高度对称性，图示给出了完整的互连线拓扑结构。
图4是将本发明应用在一个E波段毫米波静态分频器后分频器的频率提升测试结果。从图中可以看出，在未使用该版图改进技术和电感电阻串联的射频扼流负载时，静态分频器的自振荡频率点在68 GHz附近，最大工作频率只能到80 GHz，使用本发明提出的改进技术后，静态分频器的自振荡频率点提升到82 GHz附近，最大工作频率提升到90 GHz。
本发明及其所应用在的E波段毫米波静态分频器均采用硅基双极性互补金属氧化物半导体集成电路工艺实现。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (4)
1.一种基于高频率低功耗应用需求的毫米波静态分频器，包括：输入时钟信号差分管对（1）、锁存器驱动管对（2）、锁存器锁存管对（3）和发射极跟随器差分管对（4），其特征在于，将构成锁存器驱动管对（2）和锁存器锁存管对（3）的四个晶体管均匀排布成正方形结构且四个晶体管位于正方形结构的四个顶点上，锁存器驱动管对（2）位于正方形的一条边上且两个晶体管的发射极均指向该边的中心处，锁存器锁存管对（3）位于正方形与驱动管对（2）相互平行的另一条边上且两个晶体管的发射极均指向该边的中心处，输入时钟信号差分对管（1）对称分布于正方形相互平行的一对边的两侧且两个晶体管的集电极均指向正方形的中心，发射极跟随器差分管对（4）对称分布于正方形另一对相互平行的一对边的两侧且两个晶体管的基极均指向正方形的中心，锁存器输出差分线和反馈差分线均分布在锁存器一侧。
2.根据权利要求1所述一种基于高频率低功耗应用需求的毫米波静态分频器，其特征在于，所述毫米波静态分频器还包括电感电阻串联的射频扼流负载。
3.根据权利要求1所述一种基于高频率低功耗应用需求的毫米波静态分频器，其特征在于，所述分频器的输出差分线和反馈差分线均分布在分频器版图的一侧。
4.根据权利要求1所述一种基于高频率低功耗应用需求的毫米波静态分频器，其特征在于，所述分频器采用硅基双极性互补金属氧化物半导体集成电路工艺制造。
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