WO2023245767A1 - 版图结构及其制备方法 - Google Patents

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WO2023245767A1
WO2023245767A1 PCT/CN2022/105464 CN2022105464W WO2023245767A1 WO 2023245767 A1 WO2023245767 A1 WO 2023245767A1 CN 2022105464 W CN2022105464 W CN 2022105464W WO 2023245767 A1 WO2023245767 A1 WO 2023245767A1
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frequency divider
conductor pattern
pattern
signal line
area
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郭迎冬
徐静
姜伟
单雪
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长鑫存储技术有限公司
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers

Definitions

  • the present disclosure relates to the field of semiconductor manufacturing technology, and in particular to layout structures and preparation methods thereof.
  • the traditional frequency divider divides the input clock signal, and the propagation speed of the multiple frequency-divided signals is still relatively fast.
  • the difference in channel transmission between the multiple frequency-divided signals results in differences in the speed and phase of the transmitted data.
  • the first frequency divider area is used to form a first frequency divider
  • the second frequency divider area is used to form a second frequency divider
  • the third frequency divider area is used to form a third frequency divider
  • the fourth frequency divider area is used to form the fourth frequency divider
  • the first sub-conductor pattern layer includes a first conductor pattern, a second conductor pattern, a third conductor pattern and a fourth conductor pattern
  • the first conductor pattern is connected to the first sub-conductor pattern.
  • the output end of the frequency divider is connected to the first data input end of the second frequency divider
  • the second conductor pattern is connected to the second data input end of the second frequency divider
  • the third conductor pattern is connected to the second data input end of the fourth frequency divider. terminal
  • the fourth wire pattern connects the output terminal of the third frequency divider and the first data input terminal of the fourth frequency divider.
  • the first conductor pattern, the second conductor pattern, the third conductor pattern and the fourth conductor pattern are sequentially arranged along the first direction; the first conductor pattern and the fourth conductor pattern are centrally symmetrically distributed, and the first conductor pattern
  • the extension direction of the second conductor pattern is parallel to the extension direction of the fourth conductor pattern; the second conductor pattern and the third conductor pattern are centrally symmetrically distributed, and the extension direction of the second conductor pattern is parallel to the extension direction of the third conductor pattern; the length of the first conductor pattern is greater than the length of the second wire pattern.
  • the second sub-conductor pattern layer includes a fifth conductor pattern, a sixth conductor pattern, a seventh conductor pattern and an eighth conductor pattern;
  • the fifth conductor pattern connects the first data input end of the first frequency divider and the first The output end of the four-frequency divider;
  • the sixth conductor pattern is connected to the second data input end of the first frequency divider;
  • the seventh conductor pattern is connected to the second data input end of the third frequency divider;
  • the eighth conductor pattern is connected to the second divider The output terminal of the frequency converter and the first data input terminal of the third frequency divider.
  • the fifth conductor pattern, the sixth conductor pattern, the seventh conductor pattern and the eighth conductor pattern are sequentially arranged along the second direction; the fifth conductor pattern and the eighth conductor pattern are centrally symmetrically distributed, and the fifth conductor pattern
  • the extension direction of the sixth conductor pattern is parallel to the extension direction of the eighth conductor pattern; the sixth conductor pattern and the seventh conductor pattern are centrally symmetrically distributed, and the extension direction of the sixth conductor pattern is parallel to the extension direction of the seventh conductor pattern; the length of the fifth conductor pattern is greater than the length of the sixth wire pattern.
  • the conductor pattern layer further includes a stacked third sub-conductor pattern layer; the third sub-conductor pattern layer is connected to the first frequency divider area, the second frequency divider area, the third frequency divider area and the fourth frequency divider area. Divider area.
  • the third sub-wire pattern layer includes a first signal line pattern, a second signal line pattern, a third signal line pattern and a fourth signal line pattern; the first signal line pattern and the second signal line pattern are symmetrically arranged, The extension direction of the first signal line pattern is parallel to the extension direction of the second signal line pattern; the third signal line pattern connects the center point of the first signal line pattern and the center point of the second signal line pattern, and the extension of the third signal line pattern The direction is perpendicular to the extension direction of the first signal line pattern; the fourth signal line pattern is connected to the center point of the third signal line pattern, and the extension direction of the fourth signal line pattern is perpendicular to the extension direction of the third signal line pattern.
  • the output terminal of the first frequency divider is connected to the second data input terminal of the third frequency divider via a fifth wire pattern; the output terminal of the third frequency divider is connected to the first frequency divider via a sixth wire pattern.
  • the second data input terminal of the frequency divider is connected to the second data input terminal of the frequency divider; the output terminal of the second frequency divider is connected to the second data input terminal of the fourth frequency divider via the eleventh wire pattern; the output terminal of the fourth frequency divider is connected to the second data input terminal of the fourth frequency divider via the twelfth wire
  • the pattern is connected to the second data input end of the second frequency divider; wherein the length difference between any two of the fifth conductor pattern, the sixth conductor pattern, the eleventh conductor pattern and the twelfth conductor pattern is located at the second preset within the accuracy range.
  • the first conductor pattern and the fourth conductor pattern are symmetrically distributed along the first direction; the second conductor pattern and the third conductor pattern are symmetrically distributed along the first direction.
  • the fifth conductor pattern and the sixth conductor pattern are symmetrically distributed along the second direction; the eleventh conductor pattern and the twelfth conductor pattern are symmetrically distributed along the second direction; and/or the ninth conductor pattern and the tenth conductor pattern are symmetrically distributed along the second direction.
  • the wire patterns are symmetrically distributed along the second direction.
  • the conductor pattern layer further includes a stacked third sub-conductor pattern layer; the third sub-conductor pattern layer is connected to the first frequency divider area, the second frequency divider area, the third frequency divider area and the fourth frequency divider area. Divider area.
  • the third sub-wire pattern layer includes a first signal line pattern, a second signal line pattern, a third signal line pattern and a fourth signal line pattern; the first signal line pattern and the second signal line pattern are symmetrically arranged, The extension direction of the first signal line pattern is parallel to the extension direction of the second signal line pattern; the third signal line pattern connects the center point of the first signal line pattern and the center point of the second signal line pattern, and the extension of the third signal line pattern The direction is perpendicular to the extension direction of the first signal line pattern; the fourth signal line pattern is connected to the center point of the third signal line pattern, and the extension direction of the fourth signal line pattern is perpendicular to the extension direction of the third signal line pattern.
  • the conductor pattern layer further includes a stacked fourth sub-conductor pattern layer; the fourth sub-conductor pattern layer is connected to the first frequency divider area, the second frequency divider area, the third frequency divider area and the fourth Divider area.
  • the fourth sub-wire pattern layer includes a fifth signal line pattern, a sixth signal line pattern, a seventh signal line pattern and an eighth signal line pattern; the fifth signal line pattern and the sixth signal line pattern are symmetrically arranged, The extension direction of the fifth signal line pattern is parallel to the extension direction of the sixth signal line pattern; the seventh signal line pattern connects the center point of the fifth signal line pattern and the center point of the sixth signal line pattern, and the extension of the seventh signal line pattern The direction is perpendicular to the extension direction of the fifth signal line pattern; the eighth signal line pattern is connected to the center point of the seventh signal line pattern, and the extension direction of the eighth signal line pattern is perpendicular to the extension direction of the seventh signal line pattern.
  • the first sub-wire pattern layer connects the first frequency divider area and the second frequency divider area, and connects the third frequency divider area and the fourth frequency divider area;
  • the second sub-wire pattern layer connects the first frequency divider area; frequency divider area and the fourth frequency divider area, and connects the second frequency divider area and the third frequency divider area.
  • another aspect of the present disclosure provides a layout preparation method for a frequency divider, including: providing a frequency divider graphic layer, the frequency divider graphic layer including a first frequency divider area and a second frequency divider area distributed symmetrically around the center.
  • a conductor pattern layer is formed on the frequency divider pattern layer, and the conductor pattern layer includes a stacked first sub-conductor pattern layer and a second sub-conductor pattern layer.
  • the first sub-wire pattern layer connects the first frequency divider area and the second frequency divider area, and connects the third frequency divider area and the fourth frequency divider area;
  • the second sub-wire pattern layer connects the first frequency divider area; frequency divider area and the third frequency divider area, and connects the second frequency divider area and the fourth frequency divider area.
  • Embodiments of the present disclosure may/at least have the following advantages:
  • first frequency divider area, the second frequency divider area, the third frequency divider area and the fourth frequency divider area are arranged to be centrally symmetrically distributed, it is convenient to The subsequently produced first frequency divider, second frequency divider, third frequency divider and fourth frequency divider are centrally symmetrical to reduce the size of the first frequency divider, second frequency divider and third frequency divider.
  • the channel difference between the frequency divider and the fourth frequency divider by setting the symmetry and/or size relationship of the wires in the first sub-wire pattern layer used to connect the first frequency divider area and the second frequency divider area, and using Due to the symmetry and/or size relationship of the wires connecting the third frequency divider area and the fourth frequency divider area, the reduced signal reaches the first frequency divider area and the second frequency divider area respectively through the wire patterns in the first sub-wire pattern layer.
  • the time difference between the frequency divider area, the third frequency divider area and the fourth frequency divider area reduces the delay of the channel to the transmission signal and improves the efficiency and quality of signal transmission; by setting the second sub-wire graphic layer to use The symmetry and/or size of the wires connecting the first frequency divider area and the fourth frequency divider area, and the symmetry and/or size of the wires connecting the second frequency divider area and the third frequency divider area relationship, reducing the time difference between signals reaching the first frequency divider area, the second frequency divider area, the third frequency divider area and the fourth frequency divider area respectively via the wire patterns in the second sub-wire pattern layer, Reduce the delay of the channel to the transmitted signal and improve the efficiency and quality of signal transmission.
  • the layout structure and its preparation method can reduce the channel transmission difference between different frequency dividers in the frequency divider structure, and improve the received signals and output of different frequency dividers in the frequency divider structure. signal consistency, thereby improving the efficiency and quality of signal transmission.
  • Figure 1 shows a schematic top view of the layout of a frequency divider provided in an embodiment of the present disclosure
  • Figure 2a shows a schematic diagram of the connection relationship of each frequency divider in the frequency divider structure used to prepare the layout of the frequency divider in an embodiment of the present disclosure
  • Figure 2b shows a schematic diagram of the layout of each frequency divider in the frequency divider structure prepared by the layout of the frequency divider in an embodiment of the present disclosure
  • Figure 3 shows a schematic top view of the layout of a frequency divider provided in another embodiment of the present disclosure
  • Figure 4 shows a schematic flow chart of a layout preparation method of a frequency divider provided in an embodiment of the present disclosure
  • FIG. 5 is a schematic flowchart of a layout preparation method for a frequency divider provided in another embodiment of the present disclosure.
  • a layout structure including a frequency divider graphic layer and a conductor graphic layer.
  • the frequency divider graphic layer includes a first frequency divider area 101 distributed symmetrically around the center. , the second frequency divider area 102, the third frequency divider area 103 and the fourth frequency divider area 104; the conductor pattern layer is formed on the frequency divider pattern layer, and the conductor pattern layer includes a stacked first sub-conductor pattern layer and The second sub-wire pattern layer; wherein the first sub-wire pattern layer connects the first frequency divider area 101 and the second frequency divider area 102, and connects the third frequency divider area 103 and the fourth frequency divider area 104; The second sub-wire pattern layer connects the first frequency divider area 101 and the fourth frequency divider area 104, and connects the second frequency divider area 102 and the third frequency divider area 103.
  • the first frequency divider area 101 can be configured to form the first frequency divider PF1, the second frequency divider area 102 to form the second frequency divider PF2, and the third frequency divider area 102 can be used to form the second frequency divider PF2.
  • the frequency divider area 103 is used to form the third frequency divider PF3, and the fourth frequency divider area 104 is used to form the fourth frequency divider PF4; by setting the first frequency divider area 101, the second frequency divider area 102, The third frequency divider area 103 and the fourth frequency divider area 104 are centrally symmetrically distributed to facilitate the subsequent production of the first frequency divider PF1, the second frequency divider PF2, the third frequency divider PF3 and the fourth frequency divider.
  • PF4 is centrally symmetrical, reducing the channel difference between the first frequency divider PF1, the second frequency divider PF2, the third frequency divider PF3 and the fourth frequency divider PF4; by setting the first sub-wire graphic layer to connect
  • the first frequency divider area 101 and the second frequency divider area 102 are connected to the third frequency divider area 103 and the fourth frequency divider area 104, which is convenient for setting the first sub-wire pattern layer for connecting the first frequency divider area.
  • the time difference reduces the delay of the channel to the transmission signal and improves the efficiency and quality of signal transmission; by setting the second sub-wire graphic layer, the first frequency divider area 101 and the fourth frequency divider area 104 are connected, and the second frequency divider area is connected
  • the frequency divider area 102 and the third frequency divider area 103 are convenient for setting the symmetry and/or size relationship of the wires in the second sub-wire pattern layer for connecting the first frequency divider area 101 and the fourth frequency divider area 104, and
  • the symmetry and/or size relationship of the wires used to connect the second frequency divider area 102 and the third frequency divider area 103 reduce the signal reaching the first frequency divider area respectively via the wire patterns in the second sub-wire pattern layer. 101.
  • the time difference between the second frequency divider area 102, the third frequency divider area 103 and the fourth frequency divider area 104 reduces the channel delay to the transmission signal and improves the efficiency and quality of signal transmission.
  • the output terminal YF of the first frequency divider PF1 is connected to the first data input terminal A of the second frequency divider PF2 and the second data input terminal B of the third frequency divider PF3.
  • the output terminal YF of the frequency divider PF2 is connected to the first data input terminal A of the third frequency divider PF3 and the second data input terminal B of the fourth frequency divider PF4.
  • the output terminal YF of the third frequency divider PF3 is connected to the fourth divider.
  • the first sub-conductor pattern layer includes a first conductor pattern L11, a second conductor pattern L12, a third conductor pattern L13 and a fourth conductor pattern L14; the first conductor pattern L11 connects to the The output terminal YF of the first frequency divider PF1 is connected to the first data input terminal A of the second frequency divider PF2; the second wire pattern L12 is connected to the second data input terminal B of the second frequency divider PF2; and the third wire pattern L13 is connected The second data input terminal B of the fourth frequency divider PF4; the fourth wire pattern L14 connects the output terminal YF of the third frequency divider PF3 and the first data input terminal A of the fourth frequency divider PF4.
  • the first conductor pattern L11 , the second conductor pattern L12 , the third conductor pattern L13 and the fourth conductor pattern L14 are sequentially arranged along the first direction, such as the oy direction.
  • the first conductor pattern L11 and the fourth conductor pattern L14 are distributed symmetrically about the center.
  • the extension direction of the first conductor pattern L11 is parallel to the extension direction of the fourth conductor pattern L14.
  • the second conductor pattern L12 and the third conductor pattern L13 are distributed symmetrically about the center.
  • the extending direction of the second conductive line pattern L12 is parallel to the extending direction of the third conductive line pattern L13.
  • the first conductor pattern L11, the second conductor pattern L12, the third conductor pattern L13 and the fourth conductor pattern L14 extend along the second direction, such as the ox direction, where the ox direction may be perpendicular to the oy direction.
  • the lengths of the first conductor pattern L11 and the fourth conductor pattern L14 are greater than the lengths of the second conductor pattern L12 and the third conductor pattern L13, and the lengths of the first conductor pattern L11 and the fourth conductor pattern L14 may be equal.
  • the second conductor pattern L12 The length of the third conductor pattern L13 may be the same.
  • This embodiment facilitates reducing signals passing through the fifth conductor pattern L21, the sixth conductor pattern L22, the seventh conductor pattern L23, and the eighth conductor pattern L24 by setting the symmetry and/or size relationship.
  • the pattern L22, the seventh conductor pattern L23, and the eighth conductor pattern L24 respectively reach between the first frequency divider area 101, the second frequency divider area 102, the third frequency divider area 103, and the fourth frequency divider area 104.
  • the time difference reduces the channel delay to the transmitted signal and improves the efficiency and quality of signal transmission.
  • the fifth conductor pattern L21, the sixth conductor pattern L22, the seventh conductor pattern L23, and the eighth conductor pattern L24 are sequentially arranged along the second direction, such as the ox direction.
  • the fifth conductor pattern L21 and the eighth conductor pattern L24 are distributed symmetrically about the center, and the extension direction of the fifth conductor pattern L21 is parallel to the extension direction of the eighth conductor pattern L24; the sixth conductor pattern L22 and the seventh conductor pattern L23 are distributed symmetrically about the center.
  • the extension direction of the sixth conductor pattern L22 is parallel to the extension direction of the seventh conductor pattern L23.
  • At least two of the first sub-conductor pattern layer, the second sub-conductor pattern layer, the third sub-conductor pattern layer and the fourth sub-conductor pattern layer are made of different materials.
  • the preparation materials of any two of the first sub-wire pattern layer, the second sub-wire pattern layer, the third sub-wire pattern layer and the fourth sub-wire pattern layer are different to combine the length of the specific channel, so that the present disclosure can be used to implement
  • the channel differences between different frequency dividers are within the target accuracy range, meeting application requirements.
  • the first frequency divider area 101 is used to form the first frequency divider PF1, the second frequency divider area 102 is used to form the second frequency divider PF2, and the third frequency divider area 103 used to form the third frequency divider PF3, and the fourth frequency divider area 104 is used to form the fourth frequency divider PF4;
  • the first sub-conductor pattern layer includes first conductors arranged sequentially along the first direction (such as the oy direction) Pattern P11, second conductor pattern P12, third conductor pattern P13 and fourth conductor pattern P14;
  • the second sub-conductor pattern layer includes fifth conductor pattern P25, sixth conductor pattern P26, seventh conductor pattern P27 and eighth conductor pattern P28, the ninth conductor pattern P29, the tenth conductor pattern P210, the eleventh conductor pattern P211 and the twelfth conductor pattern P212; one end of the first conductor pattern P11 is connected to the fifth conductor pattern P25 and the other end is connected to the ninth conduct
  • the first frequency divider area 101 can be configured to form the first frequency divider PF1, the second frequency divider area 102 can be used to form the second frequency divider PF2, and the third frequency divider
  • the area 103 is used to form the third frequency divider PF3, and the fourth frequency divider area 104 is used to form the fourth frequency divider PF4; by setting the first frequency divider area 101, the second frequency divider area 102, the third frequency divider area
  • the frequency divider area 103 and the fourth frequency divider area 104 are centrally symmetrically distributed, which facilitates the subsequent formation of the first frequency divider PF1, the second frequency divider PF2, the third frequency divider PF3 and the fourth frequency divider PF4.
  • Center symmetry reduces the channel difference between the first frequency divider PF1, the second frequency divider PF2, the third frequency divider PF3 and the fourth frequency divider PF4; the first frequency divider is connected by setting the first sub-wire pattern layer
  • the frequency divider area 101 and the second frequency divider area 102 are connected, and the third frequency divider area 103 and the fourth frequency divider area 104 are connected, which is convenient for setting the first sub-wire pattern layer to connect the first frequency divider area 101
  • the time difference between the conductor patterns in the first sub-conductor pattern layer reaching the first frequency divider area 101, the second frequency divider area 102, the third frequency divider area 103 and the fourth frequency divider area 104 is reduced by The delay of the transmission signal by the small
  • the output terminal YF of the first frequency divider PF1 is connected to the second frequency divider PF2 via the fifth wire pattern P25 , the first wire pattern P11 and the ninth wire pattern P29 in sequence.
  • a data input terminal A is connected;
  • the second data input terminal B of the second frequency divider PF2 is connected to the first terminal of the first frequency divider PF1 via the eleventh conductor pattern P211, the second conductor pattern P12 and the seventh conductor pattern P27 in sequence.
  • the data input terminal A is connected; the output terminal YF of the third frequency divider PF3 is connected to the first data input terminal A of the fourth frequency divider PF4 via the sixth wire pattern P26, the fourth wire pattern P14 and the tenth wire pattern P210 in sequence. ;
  • the second data input terminal B of the fourth frequency divider PF4 is connected to the first data input terminal A of the third frequency divider PF3 via the twelfth conductor pattern P212, the third conductor pattern P13 and the eighth conductor pattern P28 in sequence;
  • the length difference between a communication path between the first frequency divider PF1 and the second frequency divider PF2 and a communication path between the third frequency divider PF3 and the fourth frequency divider PF4 is within the first preset accuracy range.
  • the output terminal YF of the first frequency divider PF1 is connected to the second data input terminal B of the third frequency divider PF3 via the fifth wire pattern P25; the third frequency divider PF3
  • the output terminal YF of the second frequency divider PF2 is connected to the second data input terminal B of the first frequency divider PF1 via the sixth wire pattern P26; the output terminal YF of the second frequency divider PF2 is connected to the fourth frequency divider PF4 via the eleventh wire pattern P211.
  • the second data input terminal B is connected; the output terminal YF of the fourth frequency divider PF4 is connected to the second data input terminal B of the second frequency divider PF2 via the twelfth wire pattern P212; wherein, the fifth wire pattern P25, The length difference between any two of the sixth conductor pattern P26, the eleventh conductor pattern P211 and the twelfth conductor pattern P212 is within the second preset accuracy range. In one example, the lengths of the fifth conductor pattern P25, the sixth conductor pattern P26, the eleventh conductor pattern P211 and the twelfth conductor pattern P212 are equal.
  • the first conductor pattern P11 and the fourth conductor pattern P14 are distributed symmetrically about the center, and the second conductor pattern P12 and the third conductor pattern P13 are distributed symmetrically about the center.
  • the first conductor pattern P11, the second conductor pattern P12, the third conductor pattern P13 and the fourth conductor pattern P14 are arranged at intervals along the first direction (for example, the oy direction), and are arranged along the second direction (for example, the ox direction). ) extends, where the ox direction can be perpendicular to the oy direction.
  • the lengths of the first conductor pattern P11, the second conductor pattern P12, the third conductor pattern P13, and the fourth conductor pattern P14 may be equal. This embodiment improves the symmetry of the layout, reduces the complexity of the layout structure, reduces the production cost and improves the reliability of the frequency divider structure.
  • the fifth conductor pattern P25 and the sixth conductor pattern P26 are symmetrically distributed along the second direction; the eleventh conductor pattern P211 and the twelfth conductor pattern P212 are symmetrically distributed along the second direction; and/or , the ninth conductor pattern P29 and the tenth conductor pattern P210 are symmetrically distributed along the second direction to reduce the complexity of the layout structure, reduce the production cost and ensure the reliability of the frequency divider structure.
  • the wire pattern layer also includes a stacked third sub-wire pattern layer; the third sub-wire pattern layer is connected to the first frequency divider area 101, the second frequency divider area 102, the third frequency divider area 101, the second frequency divider area 102, and the third sub-wire pattern layer. frequency divider area 103 and the fourth frequency divider area 104.
  • the third sub-conductor pattern layer includes a first signal line pattern S31, a second signal line pattern S32, a third signal line pattern S33 and a fourth signal line pattern S34; the first signal line pattern S31 Arranged symmetrically with the second signal line pattern S32, the extension direction of the first signal line pattern S31 is parallel to the extension direction of the second signal line pattern S32; the third signal line pattern S33 connects the center point of the first signal line pattern S31 and the second signal line pattern S32.
  • the extension direction of the third signal line pattern S33 is perpendicular to the extension direction of the first signal line pattern S31; the fourth signal line pattern S34 is connected to the center point of the third signal line pattern S33, and the fourth signal line pattern S34 is connected to the center point of the third signal line pattern S33.
  • the extending direction of the signal line pattern S34 is perpendicular to the extending direction of the third signal line pattern S33.
  • the fourth sub-conductor pattern layer includes a fifth signal line pattern S41, a sixth signal line pattern S42, a seventh signal line pattern S43 and an eighth signal line pattern S44; the fifth signal line pattern S41 Arranged symmetrically with the sixth signal line pattern S42, the extension direction of the fifth signal line pattern S41 is parallel to the extension direction of the sixth signal line pattern S42; the seventh signal line pattern S43 connects the center point of the fifth signal line pattern S41 with the sixth signal line pattern S42.
  • the channels share the fourth signal line pattern S34 and part of the third signal line pattern S33, reducing the length of the channel and eliminating the winding phenomenon, reducing the delay of the channel to the transmission signal, and improving the efficiency and quality of signal transmission.
  • Step S120 Form a conductor pattern layer on the frequency divider pattern layer.
  • the conductor pattern layer includes a stacked first sub-conductor pattern layer and a second sub-conductor pattern layer; wherein the first sub-conductor pattern layer is connected to the first frequency divider area. and the second frequency divider area, and connects the third frequency divider area and the fourth frequency divider area; the second sub-wire pattern layer connects the first frequency divider area and the fourth frequency divider area, and connects the second frequency divider area. frequency divider area and third frequency divider area.
  • a layout structure preparation method including the following steps:
  • the execution of the steps is not strictly limited in order, and the steps may be executed in other orders. Moreover, at least part of the steps described may include multiple sub-steps or multiple stages. These sub-steps or stages are not necessarily executed at the same time, but may be executed at different times. The order of execution is not necessarily sequential, but may be performed in turn or alternately with other steps or sub-steps of other steps or at least part of the stages.

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Abstract

一种版图结构及其制备方法，其中，分频器图形层包括呈中心对称分布的第一分频器区域（101）、第二分频器区域（102）、第三分频器区域（103）及第四分频器区域（104）；导线图形层包括层叠的第一子导线图形层及第二子导线图形层；第一子导线图形层连通第一分频器区域（101）和第二分频器区域（102），且连通第三分频器区域（103）和第四分频器区域（104）；第二子导线图形层连通第一分频器区域（101）和第四分频器区域（104），且连通第二分频器区域（102）和第三分频器区域（103）。该版图结构减小了分频器结构中不同分频器之间信道传输差异。

Description

版图结构及其制备方法
相关申请的交叉引用
本公开要求于2022年06月24日提交中国专利局、申请号为202210726154.3、发明名称为“版图结构及其制备方法”中国专利的优先权，所述专利申请的全部内容通过引用结合在本公开中。
技术领域
本公开涉及半导体制造技术领域，特别是涉及版图结构及其制备方法。
背景技术
随着集成电路技术的快速发展，市场对半导体产品的集成度、信号传输的准确度提出了更高的要求。集成电路内集成的多个电路模块需要时钟信号来触发相应的功能响应，一般需要将集成电路的输入时钟信号经由分频器分频后得到多个不同的分频时钟信号，以提供给对应的功能模块。
传统的分频器将输入时钟信号分频，得到多个分频信号的传播速度仍然较快，多个分频信号之间信道传输的差异，导致传输数据的速度与相位之间存在差异。
如果能够减小多个分频信号的信道传输差异，提高信号传输的效率及质量，无疑将提高集成电路的性能及可靠性。
发明内容
根据本公开的各种实施例，提供一种版图结构及其制备方法。
根据一些实施例，本公开一方面提供一种分频器的版图，包括分频器图形层及导线图形层，分频器图形层包括呈中心对称分布的第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域；导线图形层形成于分频器图形层上，导线图形层包括层叠的第一子导线图形层及第二子导线图形层；其中，第一子导线图形层连通第一分频器区域和第二分频器区域，且连通第三分频器区域和第四分频器区域；第二子导线图形层连通第一分频器区域和第四分频器区域，且连通第二分频器区域和第三分频器区域。
根据一些实施例，第一分频器区域用于形成第一分频器，第二分频器区域用于形成第二分频器，第三分频器区域用于形成第三分频器，第四分频器区域用于形成第四分频器；第一子导线图形层包括第一导线图形、第二导线图形、第三导线图形及第四导线图形；第一导线图形连通第一分频器的输出端与第二分频器的第一数据输入端；第二导线图形连接第二分频器的第二数据输入端；第三导线图形连接第四分频器的第二数据输入端；第四导线图形连通第三分频器的输出端与第四分频器的第一数据输入端。
根据一些实施例，第一导线图形、第二导线图形、第三导线图形及第四导线图形沿第一方向顺序排布；第一导线图形与第四导线图形呈中心对称分布，第一导线图形的延伸方向与第四导线图形的延伸方向平行；第二导线图形与第三导线图形呈中心对称分布，第二导线图形的延伸方向与第三导线图形的延伸方向平行；第一导线图形的长度大于第二导线图形的长度。
根据一些实施例，第二子导线图形层包括第五导线图形、第六导线图形、第七导线图形及第八导线图形；第五导线图形连通第一分频器的第一数据输入端与第四分频器的输出端；第六导线 图形连接第一分频器的第二数据输入端；第七导线图形连接第三分频器的第二数据输入端；第八导线图形连通第二分频器的输出端与第三分频器的第一数据输入端。
根据一些实施例，第五导线图形、第六导线图形、第七导线图形及第八导线图形沿第二方向顺序排布；第五导线图形与第八导线图形呈中心对称分布，第五导线图形的延伸方向与第八导线图形的延伸方向平行；第六导线图形与第七导线图形呈中心对称分布，第六导线图形的延伸方向与第七导线图形的延伸方向平行；第五导线图形的长度大于第六导线图形的长度。
根据一些实施例，导线图形层还包括层叠的第三子导线图形层；第三子导线图形层连入第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域。
根据一些实施例，第三子导线图形层包括第一信号线图形、第二信号线图形、第三信号线图形及第四信号线图形；第一信号线图形与第二信号线图形对称设置，第一信号线图形的延伸方向与第二信号线图形的延伸方向平行；第三信号线图形连通第一信号线图形的中心点与第二信号线图形的中心点，第三信号线图形的延伸方向与第一信号线图形的延伸方向垂直；第四信号线图形连入第三信号线图形的中心点，且第四信号线图形的延伸方向与第三信号线图形的延伸方向垂直。
根据一些实施例，导线图形层还包括层叠的第四子导线图形层；第四子导线图形层连入第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域。
根据一些实施例，第四子导线图形层包括第五信号线图形、第六信号线图形、第七信号线图形及第八信号线图形；第五信号线图形与第六信号线图形对称设置，第五信号线图形的延伸方向与第六信号线图形的延伸方向平行；第七信号线图形连通第五信号线图形的中心点与第六信号线图形的中心点，第七信号线图形的延伸方向与第五信号线图形的延伸方向垂直；第八信号线图形连入第七信号线图形的中心点，且第八信号线图形的延伸方向与第七信号线图形的延伸方向垂直。
根据一些实施例，本公开另一方面提供一种分频器的版图，包括分频器图形层及导线图形层，分频器图形层包括呈中心对称分布的第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域；导线图形层包括层叠的第一子导线图形层及第二子导线图形层；其中，第一子导线图形层连通第一分频器区域和第二分频器区域，且连通第三分频器区域和第四分频器区域；第二子导线图形层连通第一分频器区域和第三分频器区域，且连通第二分频器区域和第四分频器区域。
根据一些实施例，第一分频器区域用于形成第一分频器，第二分频器区域用于形成第二分频器，第三分频器区域用于形成第三分频器，第四分频器区域用于形成第四分频器；第一子导线图形层包括沿第一方向依次排布的第一导线图形、第二导线图形、第三导线图形及第四导线图形；第二子导线图形层包括第五导线图形、第六导线图形、第七导线图形、第八导线图形、第九导线图形、第十导线图形、第十一导线图形及第十二导线图形；第一导线图形的一端与第五导线图形连通且另一端与第九导线图形连通；第二导线图形的一端与第七导线图形连通且另一端与第十一导线图形连通；第三导线图形的一端与第八导线图形连通且另一端与第十二导线图形连通；第四导线图形的一端与第六导线图形连通且另一端与第十导线图形连通。
根据一些实施例，第一分频器的输出端依次经由第五导线图形、第一导线图形及第九导线图形与第二分频器的第一数据输入端连接；第二分频器的第二数据输入端依次经由第十一导线图形、 第二导线图形及第七导线图形与第一分频器的第一数据输入端连接；第三分频器的输出端依次经由第六导线图形、第四导线图形及第十导线图形与第四分频器的第一数据输入端连接；第四分频器的第二数据输入端依次经由第十二导线图形、第三导线图形及第八导线图形与第三分频器的第一数据输入端连接；第一分频器与第二分频器之间的一条连通路径、与第三分频器与第四分频器之间的一条连通路径的长度差位于第一预设精度范围内。
根据一些实施例，第一分频器的输出端经由第五导线图形与第三分频器的第二数据输入端连接；第三分频器的输出端经由第六导线图形与第一分频器的第二数据输入端连接；第二分频器的输出端经由第十一导线图形与第四分频器的第二数据输入端连接；第四分频器的输出端经由第十二导线图形与第二分频器的第二数据输入端连接；其中，第五导线图形、第六导线图形、第十一导线图形及第十二导线图形中任意两个的长度差位于第二预设精度范围内。
根据一些实施例，第一导线图形与第四导线图形沿第一方向对称分布；第二导线图形与第三导线图形沿第一方向对称分布。
根据一些实施例，第五导线图形、第六导线图形沿第二方向对称分布；第十一导线图形、第十二导线图形沿第二方向对称分布；及/或，第九导线图形、第十导线图形沿第二方向对称分布。
根据一些实施例，导线图形层还包括层叠的第三子导线图形层；第三子导线图形层连入第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域。
根据一些实施例，第三子导线图形层包括第一信号线图形、第二信号线图形、第三信号线图形及第四信号线图形；第一信号线图形与第二信号线图形对称设置，第一信号线图形的延伸方向与第二信号线图形的延伸方向平行；第三信号线图形连通第一信号线图形的中心点与第二信号线图形的中心点，第三信号线图形的延伸方向与第一信号线图形的延伸方向垂直；第四信号线图形连入第三信号线图形的中心点，且第四信号线图形的延伸方向与第三信号线图形的延伸方向垂直。
根据一些实施例，导线图形层还包括层叠的第四子导线图形层；第四子导线图形层连入第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域。
根据一些实施例，第四子导线图形层包括第五信号线图形、第六信号线图形、第七信号线图形及第八信号线图形；第五信号线图形与第六信号线图形对称设置，第五信号线图形的延伸方向与第六信号线图形的延伸方向平行；第七信号线图形连通第五信号线图形的中心点与第六信号线图形的中心点，第七信号线图形的延伸方向与第五信号线图形的延伸方向垂直；第八信号线图形连入第七信号线图形的中心点，且第八信号线图形的延伸方向与第七信号线图形的延伸方向垂直。
根据一些实施例，本公开再一方面提供一种分频器的版图制备方法，包括：提供分频器图形层，分频器图形层包括呈中心对称分布的第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域；于分频器图形层上形成导线图形层，导线图形层包括层叠的第一子导线图形层及第二子导线图形层；其中，第一子导线图形层连通第一分频器区域和第二分频器区域，且连通第三分频器区域和第四分频器区域；第二子导线图形层连通第一分频器区域和第四分频器区域，且连通第二分频器区域和第三分频器区域。
根据一些实施例，本公开又一方面提供一种分频器的版图制备方法，包括：提供分频器图形 层，分频器图形层包括呈中心对称分布的第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域；于分频器图形层上形成导线图形层，导线图形层包括层叠的第一子导线图形层及第二子导线图形层；其中，第一子导线图形层连通第一分频器区域和第二分频器区域，且连通第三分频器区域和第四分频器区域；第二子导线图形层连通第一分频器区域和第三分频器区域，且连通第二分频器区域和第四分频器区域。
本公开实施例可以/至少具有以下优点：
在本公开实施例提供的版图结构及其制备方法中，通过设置第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域呈中心对称分布，便于后续制成的第一分频器、第二分频器、第三分频器及第四分频器呈中心对称，以减小第一分频器、第二分频器、第三分频器及第四分频器之间的信道差异；通过设置第一子导线图形层中用于连通第一分频器区域和第二分频器区域的导线的对称及/或尺寸关系，以及用于连通第三分频器区域和第四分频器区域的导线的对称及/或尺寸关系，减小信号经由第一子导线图形层中的导线图形分别到达第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域之间的时间差，减小信道对传输信号的延迟，提高信号传输的效率及质量；通过设置第二子导线图形层中用于连通第一分频器区域和第四分频器区域的导线的对称及/或尺寸关系，以及用于连通第二分频器区域和第三分频器区域的导线的对称及/或尺寸关系，减小信号经由第二子导线图形层中的导线图形分别到达第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域之间的时间差，减小信道对传输信号的延迟，提高信号传输的效率及质量。
综上，本公开实施例提供的版图结构及其制备方法，能够减小分频器结构中不同分频器之间信道传输差异，提高制成分频器结构中不同分频器接收信号及输出信号的一致性，从而提高信号传输的效率及质量。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其他特征、目的和优点将从说明书、附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1显示为本公开一实施例中提供的分频器的版图的俯视图示意图；
图2a显示为本公开一实施例中分频器的版图用于制备的分频器结构中各分频器的连接关系示意图；
图2b显示为本公开一实施例中分频器的版图用于制备的分频器结构中各分频器的布局示意图；
图3显示为本公开另一实施例中提供的分频器的版图的俯视图示意图；
图4显示为本公开一实施例中提供的分频器的版图制备方法的流程示意图；
图5显示为本公开另一实施例中提供的分频器的版图制备方法的流程示意图。
具体实施方式
为了便于理解本公开，下面将参考相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
请参阅图1-图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，在本公开的一实施例中，提供了一种版图结构，包括分频器图形层及导线图形层，分频器图形层包括呈中心对称分布的第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104；导线图形层形成于分频器图形层上，导线图形层包括层叠的第一子导线图形层及第二子导线图形层；其中，第一子导线图形层连通第一分频器区域101和第二分频器 区域102，且连通第三分频器区域103和第四分频器区域104；第二子导线图形层连通第一分频器区域101和第四分频器区域104，且连通第二分频器区域102和第三分频器区域103。
作为示例，请继续参阅图1-图2b，可以设置第一分频器区域101用于形成第一分频器PF1，第二分频器区域102用于形成第二分频器PF2，第三分频器区域103用于形成第三分频器PF3，第四分频器区域104用于形成第四分频器PF4；通过设置第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104呈中心对称分布，便于后续制成的第一分频器PF1、第二分频器PF2、第三分频器PF3及第四分频器PF4呈中心对称，减小第一分频器PF1、第二分频器PF2、第三分频器PF3及第四分频器PF4之间的信道差异；通过设置第一子导线图形层连通第一分频器区域101和第二分频器区域102，且连通第三分频器区域103和第四分频器区域104，便于设置第一子导线图形层中用于连通第一分频器区域101和第二分频器区域102的导线的对称及/或尺寸关系，以及用于连通第三分频器区域103和第四分频器区域104的导线的对称及/或尺寸关系，减小信号经由第一子导线图形层中的导线图形分别到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差，减小信道对传输信号的延迟，提高信号传输的效率及质量；通过设置第二子导线图形层连通第一分频器区域101和第四分频器区域104，且连通第二分频器区域102和第三分频器区域103，便于设置第二子导线图形层中用于连通第一分频器区域101和第四分频器区域104的导线的对称及/或尺寸关系，以及用于连通第二分频器区域102和第三分频器区域103的导线的对称及/或尺寸关系，减小信号经由第二子导线图形层中的导线图形分别到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差，减小信道对传输信号的延迟，提高信号传输的效率及质量。
作为示例，请参阅图2a，第一分频器PF1的输出端YF连接第二分频器PF2的第一数据输入端A及第三分频器PF3的第二数据输入端B，第二分频器PF2的输出端YF连接第三分频器PF3的第一数据输入端A及第四分频器PF4的第二数据输入端B，第三分频器PF3的输出端YF连接第四分频器PF4的第一数据输入端A及第一分频器PF1的第二数据输入端B，第四分频器PF4的输出端YF连接第一分频器PF1的第一数据输入端A及第二分频器PF2的第二数据输入端B；第一分频器PF1、第二分频器PF2、第三分频器PF3及第四分频器PF4的第一时钟输入端WCKT用于接收第一时钟信号；第一分频器PF1、第二分频器PF2、第三分频器PF3及第四分频器PF4的第二时钟输入端WCKC用于接收第二时钟信号。
作为示例，请参阅图1及图2b，可以用图1中所示版图结构制成如图2b所示的分频器结构，该分频器结构包括呈中心对称的第一分频器PF1、第二分频器PF2、第三分频器PF3及第四分频器PF4，第一分频器区域101用于形成第一分频器PF1，第二分频器区域102用于形成第二分频器PF2，第三分频器区域103用于形成第三分频器PF3，第四分频器区域104用于形成第四分频器PF4。
作为示例，请继续参阅图1-图2b，第一子导线图形层包括第一导线图形L11、第二导线图形L12、第三导线图形L13及第四导线图形L14；第一导线图形L11连通第一分频器PF1的输出端YF与第二分频器PF2的第一数据输入端A；第二导线图形L12连接第二分频器PF2的第二数据输入端B；第三导线图形L13连接第四分频器PF4的第二数据输入端B；第四导线图形L14连通第三分频 器PF3的输出端YF与第四分频器PF4的第一数据输入端A。本实施例便于通过设置第一导线图形L11、第二导线图形L12、第三导线图形L13及第四导线图形L14的对称及/或尺寸关系，减小信号经由第一导线图形L11、第二导线图形L12、第三导线图形L13及第四导线图形L14分别到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差；由于第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104呈中心对称分布，可以设置第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104共用部分信号传输通道，因此，相对于传统的各信道导线相互独立，不存在共用通路的信道设计，本公开实施例有效地减小了信道总长度，从而减小信道对传输信号的延迟，提高信号传输的效率及质量。
作为示例，请继续参阅图1，第一导线图形L11、第二导线图形L12、第三导线图形L13及第四导线图形L14沿第一方向，例如oy方向，顺序排布。第一导线图形L11与第四导线图形L14呈中心对称分布，第一导线图形L11的延伸方向与第四导线图形L14的延伸方向平行；第二导线图形L12与第三导线图形L13呈中心对称分布，第二导线图形L12的延伸方向与第三导线图形L13的延伸方向平行。在一个示例中，第一导线图形L11、第二导线图形L12、第三导线图形L13及第四导线图形L14沿第二方向延伸，例如ox方向，其中，ox方向可垂直oy方向。第一导线图形L11及第四导线图形L14的长度大于第二导线图形L12及第三导线图形L13的长度，且第一导线图形L11与第四导线图形L14的长度可相等，第二导线图形L12与第三导线图形L13的长度可相等。本实施例减小了信号经由第一导线图形L11、第二导线图形L12、第三导线图形L13及第四导线图形L14分别到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间对称信道的时间差，减小信道的长度且不存在绕线现象，提高信号传输的效率及质量。
作为示例，请继续参阅图1-图2b，第二子导线图形层包括第五导线图形L21、第六导线图形L22、第七导线图形L23及第八导线图形L24；第五导线图形L21连通第一分频器PF1的第一数据输入端A与第四分频器PF4的输出端YF；第六导线图形L22连接第一分频器PF1的第二数据输入端B；第七导线图形L23连接第三分频器PF3的第二数据输入端B；第八导线图形L24连通第二分频器PF2的输出端YF与第三分频器PF3的第一数据输入端A。本实施例便于通过设置第五导线图形L21、第六导线图形L22、第七导线图形L23及第八导线图形L24的对称及/或尺寸关系，减小信号经由第五导线图形L21、第六导线图形L22、第七导线图形L23及第八导线图形L24分别到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差，减小信道对传输信号的延迟，提高信号传输的效率及质量。
作为示例，请继续参阅图1-图2b，第五导线图形L21、第六导线图形L22、第七导线图形L23及第八导线图形L24沿第二方向，例如ox方向，顺序排布。第五导线图形L21与第八导线图形L24呈中心对称分布，第五导线图形L21的延伸方向与第八导线图形L24的延伸方向平行；第六导线图形L22与第七导线图形L23呈中心对称分布，第六导线图形L22的延伸方向与第七导线图形L23的延伸方向平行。在一个示例中，第五导线图形L21、第六导线图形L22、第七导线图形L23及第八导线图形L24沿第一方向延伸，例如oy方向。第五导线图形L21及第八导线图形L24的长度大 于第六导线图形L22及第七导线图形L23的长度。在一个示例中，第五导线图形L21与第八导线图形L24的长度相等，第六导线图形L22与第七导线图形L23的长度相等。本实施例减小信号经由第五导线图形L21、第六导线图形L22、第七导线图形L23及第八导线图形L24分别到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间对称信道的时间差，减小信道对传输信号的延迟，提高信号传输的效率及质量。
作为示例，请继续参阅图1-图2b，导线图形层还包括层叠的第三子导线图形层；第三子导线图形层连入第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104。通过设置第三子导线图形层中用于分别连入第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104的信号线的对称及/或尺寸关系，减小分频器结构中不同分频器之间的信道传输差异，减小第一时钟信号经由第三子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差。
作为示例，请继续参阅图1-图2b，第三子导线图形层包括第一信号线图形S31、第二信号线图形S32、第三信号线图形S33及第四信号线图形S34；第一信号线图形S31与第二信号线图形S32对称设置，第一信号线图形S31的延伸方向与第二信号线图形S32的延伸方向平行；第三信号线图形S33连通第一信号线图形S31的中心点与第二信号线图形S32的中心点，第三信号线图形S33的延伸方向与第一信号线图形S31的延伸方向垂直；第四信号线图形S34连入第三信号线图形S33的中心点，且第四信号线图形S34的延伸方向与第三信号线图形S33的延伸方向垂直。本实施例减小第一时钟信号经由第三子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差；由于第一时钟信号经由第三子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的信道共用第四信号线图形S34及部分第三信号线图形S33，减小信道的长度且不存在绕线现象，减小信道对传输信号的延迟，提高信号传输的效率及质量。
作为示例，请继续参阅图1，导线图形层还包括层叠的第四子导线图形层；第四子导线图形层连入第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104。通过设置第四子导线图形层中用于分别连入第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104的信号线的对称及/或尺寸关系，减小分频器结构中不同分频器之间的信道传输差异，减小第二时钟信号经由第四子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差，从而提高了第一分频器PF1、第二分频器PF2、第三分频器PF3及第四分频器PF4接收信号与输出信号的一致性，提高信号传输的效率及质量。
作为示例，请继续参阅图1，第四子导线图形层包括第五信号线图形S41、第六信号线图形S42、第七信号线图形S43及第八信号线图形S44；第五信号线图形S41与第六信号线图形S42对称设置，第五信号线图形S41的延伸方向与第六信号线图形S42的延伸方向平行；第七信号线图形S43连通第五信号线图形S41的中心点与第六信号线图形S42的中心点，第七信号线图形S43的延伸方向与第五信号线图形S41的延伸方向垂直；第八信号线图形S44连入第七信号线图形S43的中心 点，且第八信号线图形S44的延伸方向与第七信号线图形S43的延伸方向垂直。本实施例减小第二时钟信号经由第四子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差。由于第二时钟信号经由第四子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的信道共用第八信号线图形S44及部分第七信号线图形S43，减小信道的长度且不存在绕线现象，减小信道对传输信号的延迟，提高信号传输的效率及质量。
作为示例，请继续参阅图1，第一子导线图形层、第二子导线图形层、第三子导线图形层及第四子导线图形层中至少两个的制备材料不同。例如，第一子导线图形层、第二子导线图形层、第三子导线图形层及第四子导线图形层中任意两个的制备材料不同，以结合具体信道的长度，使得利用本公开实施例中的版图结构制备所得分频器结构中，不同分频器之间的信道差异位于目标精度范围内，满足应用需求。
作为示例，请参阅图3，在本公开一实施例中，提供一种版图结构，包括分频器图形层及导线图形层，分频器图形层包括呈中心对称分布的第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104；导线图形层包括层叠的第一子导线图形层及第二子导线图形层；其中，第一子导线图形层连通第一分频器区域101和第二分频器区域102，且连通第三分频器区域103和第四分频器区域104；第二子导线图形层连通第一分频器区域101和第三分频器区域103，且连通第二分频器区域102和第四分频器区域104。
作为示例，请继续参阅图3，第一分频器区域101用于形成第一分频器PF1，第二分频器区域102用于形成第二分频器PF2，第三分频器区域103用于形成第三分频器PF3，第四分频器区域104用于形成第四分频器PF4；第一子导线图形层包括沿第一方向(例如oy方向)依次排布的第一导线图形P11、第二导线图形P12、第三导线图形P13及第四导线图形P14；第二子导线图形层包括第五导线图形P25、第六导线图形P26、第七导线图形P27、第八导线图形P28、第九导线图形P29、第十导线图形P210、第十一导线图形P211及第十二导线图形P212；第一导线图形P11的一端与第五导线图形P25连通且另一端与第九导线图形P29连通，例如形成“h”形状；第二导线图形P12的一端与第七导线图形P27连通且另一端与第十一导线图形P211连通，例如形成“h”形状；第三导线图形P13的一端与第八导线图形P28连通且另一端与第十二导线图形P212连通，例如形成“h”形状；第四导线图形P14的一端与第六导线图形P26连通且另一端与第十导线图形P210连通，例如形成“h”形状；本实施例中四个“h”形状的信道之间的负载差异位于目标负载差异精度范围内。在一个示例中，第七导线图形P27、第八导线图形P28、第九导线图形P29、第十导线图形P210中任意两个的长度差位于第二预设精度范围内。在一个示例中，第七导线图形P27、第八导线图形P28、第九导线图形P29、第十导线图形P210长度相等。
作为示例，请继续参阅图3，可以设置第一分频器区域101用于形成第一分频器PF1，第二分频器区域102用于形成第二分频器PF2，第三分频器区域103用于形成第三分频器PF3，第四分频器区域104用于形成第四分频器PF4；通过设置第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104呈中心对称分布，便于后续制成的第一分频器PF1、第二分 频器PF2、第三分频器PF3及第四分频器PF4呈中心对称，减小第一分频器PF1、第二分频器PF2、第三分频器PF3及第四分频器PF4之间的信道差异；通过设置第一子导线图形层连通第一分频器区域101和第二分频器区域102，且连通第三分频器区域103和第四分频器区域104，便于设置第一子导线图形层中用于连通第一分频器区域101和第二分频器区域102的导线的对称及/或尺寸关系，以及用于连通第三分频器区域103和第四分频器区域104的导线的对称及/或尺寸关系，减小信号经由第一子导线图形层中的导线图形分别到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差，减小信道对传输信号的延迟，提高信号传输的效率及质量；通过设置第二子导线图形层连通第一分频器区域101和第三分频器区域103，且连通第二分频器区域102和第四分频器区域104，便于设置第二子导线图形层中用于连通第一分频器区域101和第三分频器区域103的导线的对称及/或尺寸关系，以及用于连通第二分频器区域102和第四分频器区域104的导线的对称及/或尺寸关系，减小信号经由第二子导线图形层中的导线图形分别到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差，减小信道对传输信号的延迟，提高信号传输的效率及质量。
作为示例，请继续参阅图2a-图3，第一分频器PF1的输出端YF依次经由第五导线图形P25、第一导线图形P11及第九导线图形P29与第二分频器PF2的第一数据输入端A连接；第二分频器PF2的第二数据输入端B依次经由第十一导线图形P211、第二导线图形P12及第七导线图形P27与第一分频器PF1的第一数据输入端A连接；第三分频器PF3的输出端YF依次经由第六导线图形P26、第四导线图形P14及第十导线图形P210与第四分频器PF4的第一数据输入端A连接；第四分频器PF4的第二数据输入端B依次经由第十二导线图形P212、第三导线图形P13及第八导线图形P28与第三分频器PF3的第一数据输入端A连接；第一分频器PF1与第二分频器PF2之间的一条连通路径、与第三分频器PF3与第四分频器PF4之间的一条连通路径的长度差位于第一预设精度范围内，尽量避免制成分频器结构中不同分频器之间信道传输差异，提高制成分频器结构接收信号及输出信号的一致性，从而提高信号传输的效率及质量。
作为示例，请继续参阅图3，第一子导线图形层中的至少一条导线图形的延伸方向，与第二子导线图形层中的至少一条导线图形的延伸方向垂直。例如，第一子导线图形层中的每条导线图形的延伸方向，与第二子导线图形层中的任意一条导线图形的延伸方向垂直，以提高版图的对称性，降低版图结构的复杂度，降低生产成本及制成分频器结构的可靠性。
作为示例，请继续参阅图2a-图3，第一分频器PF1的输出端YF经由第五导线图形P25与第三分频器PF3的第二数据输入端B连接；第三分频器PF3的输出端YF经由第六导线图形P26与第一分频器PF1的第二数据输入端B连接；第二分频器PF2的输出端YF经由第十一导线图形P211与第四分频器PF4的第二数据输入端B连接；第四分频器PF4的输出端YF经由第十二导线图形P212与第二分频器PF2的第二数据输入端B连接；其中，第五导线图形P25、第六导线图形P26、第十一导线图形P211及第十二导线图形P212中任意两个的长度差位于第二预设精度范围内。在一个示例中，第五导线图形P25、第六导线图形P26、第十一导线图形P211及第十二导线图形P212长度相等。本实施例减小信号经由第二子导线图形层中的导线图形分别到达第一分频器区域101、第 二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差，减小信道对传输信号的延迟，提高信号传输的效率及质量。
作为示例，请继续参阅图3，第一导线图形P11与第四导线图形P14沿第一方向对称分布；第二导线图形P12与第三导线图形P13沿第一方向对称分布，以降低版图结构的复杂度，降低生产成本及制成分频器结构的可靠性。
作为示例，请继续参阅图3，第一导线图形P11、第四导线图形P14呈中心对称分布，第二导线图形P12、第三导线图形P13呈中心对称分布。在一个示例中，第一导线图形P11、第二导线图形P12、第三导线图形P13及第四导线图形P14沿第一方向(例如oy方向)间隔排布，且沿第二方向(例如ox方向)延伸，其中，ox方向可垂直oy方向。在一个示例中，第一导线图形P11、第二导线图形P12、第三导线图形P13及第四导线图形P14的长度可以相等。本实施例提高版图的对称性，降低版图结构的复杂度，降低生产成本及制成分频器结构的可靠性。
作为示例，请继续参阅图3，第五导线图形P25、第六导线图形P26沿第二方向对称分布；第十一导线图形P211、第十二导线图形P212沿第二方向对称分布；及/或，第九导线图形P29、第十导线图形P210沿第二方向对称分布，以降低版图结构的复杂度，降低生产成本及制成分频器结构的可靠性。
作为示例，请继续参阅图3，导线图形层还包括层叠的第三子导线图形层；第三子导线图形层连入第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104。通过设置第三子导线图形层中用于分别连入第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104的信号线的对称及/或尺寸关系，减小分频器结构中不同分频器之间的信道传输差异，减小第一时钟信号经由第三子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差，从而提高了第一分频器PF1、第二分频器PF2、第三分频器PF3及第四分频器PF4接收信号与输出信号的一致性，提高信号传输的效率及质量。
作为示例，请继续参阅图3，第三子导线图形层包括第一信号线图形S31、第二信号线图形S32、第三信号线图形S33及第四信号线图形S34；第一信号线图形S31与第二信号线图形S32对称设置，第一信号线图形S31的延伸方向与第二信号线图形S32的延伸方向平行；第三信号线图形S33连通第一信号线图形S31的中心点与第二信号线图形S32的中心点，第三信号线图形S33的延伸方向与第一信号线图形S31的延伸方向垂直；第四信号线图形S34连入第三信号线图形S33的中心点，且第四信号线图形S34的延伸方向与第三信号线图形S33的延伸方向垂直。本实施例减小第一时钟信号经由第三子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差；由于第一时钟信号经由第三子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的信道共用第四信号线图形S34及部分第三信号线图形S33，减小信道的长度且不存在绕线现象，减小信道对传输信号的延迟，提高信号传输的效率及质量。
作为示例，请继续参阅图3，导线图形层还包括层叠的第四子导线图形层；第四子导线图形层 连入第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104。通过设置第四子导线图形层中用于分别连入第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104的信号线的对称及/或尺寸关系，减小分频器结构中不同分频器之间的信道传输差异，减小第二时钟信号经由第四子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差，从而提高了第一分频器PF1、第二分频器PF2、第三分频器PF3及第四分频器PF4接收信号与输出信号的一致性，提高信号传输的效率及质量。
作为示例，请继续参阅图3，第四子导线图形层包括第五信号线图形S41、第六信号线图形S42、第七信号线图形S43及第八信号线图形S44；第五信号线图形S41与第六信号线图形S42对称设置，第五信号线图形S41的延伸方向与第六信号线图形S42的延伸方向平行；第七信号线图形S43连通第五信号线图形S41的中心点与第六信号线图形S42的中心点，第七信号线图形S43的延伸方向与第五信号线图形S41的延伸方向垂直；第八信号线图形S44连入第七信号线图形S43的中心点，且第八信号线图形S44的延伸方向与第七信号线图形S43的延伸方向垂直。本实施例减小第二时钟信号经由第四子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的时间差；由于第二时钟信号经由第四子导线图形层到达第一分频器区域101、第二分频器区域102、第三分频器区域103及第四分频器区域104之间的信道共用第四信号线图形S34及部分第三信号线图形S33，减小信道的长度且不存在绕线现象，减小信道对传输信号的延迟，提高信号传输的效率及质量。
作为示例，请参阅图4，在本公开一实施例中，提供一种版图结构制备方法，包括如下步骤：
步骤S110：提供分频器图形层，分频器图形层包括呈中心对称分布的第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域；
步骤S120：于分频器图形层上形成导线图形层，导线图形层包括层叠的第一子导线图形层及第二子导线图形层；其中，第一子导线图形层连通第一分频器区域和第二分频器区域，且连通第三分频器区域和第四分频器区域；第二子导线图形层连通第一分频器区域和第四分频器区域，且连通第二分频器区域和第三分频器区域。
作为示例，请参阅图5，在本公开一实施例中，提供一种版图结构制备方法，包括如下步骤：
步骤S210：提供分频器图形层，分频器图形层包括呈中心对称分布的第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域；
步骤S220：于分频器图形层上形成导线图形层，导线图形层包括层叠的第一子导线图形层及第二子导线图形层；其中，第一子导线图形层连通第一分频器区域和第二分频器区域，且连通第三分频器区域和第四分频器区域；第二子导线图形层连通第一分频器区域和第三分频器区域，且连通第二分频器区域和第四分频器区域。
关于版图结构制备方法的具体限定可以参见前文实施例中关于版图结构的具体限定，在此不再赘述。
请注意，上述实施例仅出于说明性目的而不意味对本公开实施例的限制。
应该理解的是，除非本文中有明确的说明，所述的步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，所述的步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开实施例专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开实施例构思的前提下，还可以做出若干变形和改进，这些都属于本公开实施例的保护范围。因此，本公开实施例专利的保护范围应以所附权利要求为准。

Claims (21)

  1. 一种版图结构，包括：
    分频器图形层，所述分频器图形层包括呈中心对称分布的第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域；
    导线图形层，形成于所述分频器图形层上，所述导线图形层包括层叠的第一子导线图形层、第二子导线图形层；
    其中，所述第一子导线图形层连通所述第一分频器区域和所述第二分频器区域，且连通所述第三分频器区域和所述第四分频器区域；
    所述第二子导线图形层连通所述第一分频器区域和所述第四分频器区域，且连通所述第二分频器区域和所述第三分频器区域。
  2. 根据权利要求1所述的版图结构，其中：所述第一分频器区域用于形成第一分频器，所述第二分频器区域用于形成第二分频器，所述第三分频器区域用于形成第三分频器，所述第四分频器区域用于形成第四分频器；
    所述第一子导线图形层包括第一导线图形、第二导线图形、第三导线图形及第四导线图形；
    所述第一导线图形连通所述第一分频器的输出端与所述第二分频器的第一数据输入端；
    所述第二导线图形连接所述第二分频器的第二数据输入端；
    所述第三导线图形连接所述第四分频器的第二数据输入端；
    所述第四导线图形连通所述第三分频器的输出端与所述第四分频器的第一数据输入端。
  3. 根据权利要求2所述的版图结构，其中：
    所述第一导线图形、所述第二导线图形、所述第三导线图形及所述第四导线图形沿第一方向顺序排布；
    所述第一导线图形与所述第四导线图形呈中心对称分布，所述第一导线图形的延伸方向与所述第四导线图形的延伸方向平行；
    所述第二导线图形与所述第三导线图形呈中心对称分布，所述第二导线图形的延伸方向与所述第三导线图形的延伸方向平行；
    所述第一导线图形的长度大于所述第二导线图形的长度。
  4. 根据权利要求1所述的版图结构，其中，所述第二子导线图形层包括第五导线图形、第六导线图形、第七导线图形及第八导线图形；
    所述第五导线图形连通所述第一分频器的第一数据输入端与所述第四分频器的输出端；
    所述第六导线图形连接所述第一分频器的第二数据输入端；
    所述第七导线图形连接所述第三分频器的第二数据输入端；
    所述第八导线图形连通所述第二分频器的输出端与所述第三分频器的第一数据输入端。
  5. 根据权利要求4所述的版图结构，其中：
    所述第五导线图形、所述第六导线图形、所述第七导线图形及所述第八导线图形沿第二方向顺序排布；
    所述第五导线图形与所述第八导线图形呈中心对称分布，所述第五导线图形的延伸方向与所述第八导线图形的延伸方向平行；
    所述第六导线图形与所述第七导线图形呈中心对称分布，所述第六导线图形的延伸方向与所述第七导线图形的延伸方向平行；
    所述第五导线图形的长度大于所述第六导线图形的长度。
  6. 根据权利要求1-5任一项所述的版图结构，其中，所述导线图形层还包括层叠的第三子导线图形层；所述第三子导线图形层连入所述第一分频器区域、所述第二分频器区域、所述第三分频器区域及所述第四分频器区域。
  7. 根据权利要求6所述的版图结构，其中，所述第三子导线图形层包括第一信号线图形、第二信号线图形、第三信号线图形及第四信号线图形；
    所述第一信号线图形与所述第二信号线图形对称设置，所述第一信号线图形的延伸方向与所述第二信号线图形的延伸方向平行；
    所述第三信号线图形连通所述第一信号线图形的中心点与所述第二信号线图形的中心点，所述第三信号线图形的延伸方向与所述第一信号线图形的延伸方向垂直；
    所述第四信号线图形连入所述第三信号线图形的中心点，且所述第四信号线图形的延伸方向与所述第三信号线图形的延伸方向垂直。
  8. 根据权利要求1-5任一项所述的版图结构，其中，所述导线图形层还包括层叠的第四子导线图形层；所述第四子导线图形层连入所述第一分频器区域、所述第二分频器区域、所述第三分频器区域及所述第四分频器区域。
  9. 根据权利要求8所述的版图结构，其中，所述第四子导线图形层包括第五信号线图形、第六信号线图形、第七信号线图形及第八信号线图形；
    所述第五信号线图形与所述第六信号线图形对称设置，所述第五信号线图形的延伸方向与所述第六信号线图形的延伸方向平行；
    所述第七信号线图形连通所述第五信号线图形的中心点与所述第六信号线图形的中心点，所述第七信号线图形的延伸方向与所述第五信号线图形的延伸方向垂直；
    所述第八信号线图形连入所述第七信号线图形的中心点，且所述第八信号线图形的延伸方向与所述第七信号线图形的延伸方向垂直。
  10. 一种版图结构，包括：
    分频器图形层，所述分频器图形层包括呈中心对称分布的第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域；
    导线图形层，所述导线图形层包括层叠的第一子导线图形层及第二子导线图形层；
    其中，所述第一子导线图形层连通所述第一分频器区域和所述第二分频器区域，且连通所述第三分频器区域和所述第四分频器区域；
    所述第二子导线图形层连通所述第一分频器区域和所述第三分频器区域，且连通所述第二分频器区域和所述第四分频器区域。
  11. 根据权利要求10所述的版图结构，其中：所述第一分频器区域用于形成第一分频器，所述第二分频器区域用于形成第二分频器，所述第三分频器区域用于形成第三分频器，所述第四分频器区域用于形成第四分频器；
    所述第一子导线图形层包括沿第一方向依次排布的第一导线图形、第二导线图形、第三导线图形及第四导线图形；
    所述第二子导线图形层包括第五导线图形、第六导线图形、第七导线图形、第八导线图形、第九导线图形、第十导线图形、第十一导线图形及第十二导线图形；
    所述第一导线图形的一端与所述第五导线图形连通且另一端与所述第九导线图形连通；
    所述第二导线图形的一端与所述第七导线图形连通且另一端与所述第十一导线图形连通；
    所述第三导线图形的一端与所述第八导线图形连通且另一端与所述第十二导线图形连通；
    所述第四导线图形的一端与所述第六导线图形连通且另一端与所述第十导线图形连通。
  12. 根据权利要求11所述的版图结构，其中：
    所述第一分频器的输出端依次经由所述第五导线图形、所述第一导线图形及所述第九导线图形与所述第二分频器的第一数据输入端连接；
    所述第二分频器的第二数据输入端依次经由所述第十一导线图形、所述第二导线图形及所述第七导线图形与所述第一分频器的第一数据输入端连接；
    所述第三分频器的输出端依次经由所述第六导线图形、所述第四导线图形及所述第十导线图形与所述第四分频器的第一数据输入端连接；
    所述第四分频器的第二数据输入端依次经由所述第十二导线图形、所述第三导线图形及所述第八导线图形与所述第三分频器的第一数据输入端连接；
    所述第一分频器与所述第二分频器之间的一条连通路径、与所述第三分频器与所述第四分频器之间的一条连通路径的长度差位于第一预设精度范围内。
  13. 根据权利要求12所述的版图结构，其中：
    所述第一分频器的输出端经由所述第五导线图形与所述第三分频器的第二数据输入端连接；
    所述第三分频器的输出端经由所述第六导线图形与所述第一分频器的第二数据输入端连接；
    所述第二分频器的输出端经由所述第十一导线图形与所述第四分频器的第二数据输入端连接；
    所述第四分频器的输出端经由所述第十二导线图形与所述第二分频器的第二数据输入端连接；
    所述第五导线图形、所述第六导线图形、所述第十一导线图形及所述第十二导线图形中任意两个的长度差位于第二预设精度范围内。
  14. 根据权利要求11-13任一项所述的版图结构，其中：
    所述第一导线图形与所述第四导线图形沿所述第一方向对称分布；
    所述第二导线图形与所述第三导线图形沿所述第一方向对称分布。
  15. 根据权利要求11-13任一项所述的版图结构，其中：
    所述第五导线图形、所述第六导线图形沿第二方向对称分布；
    所述第十一导线图形、所述第十二导线图形沿所述第二方向对称分布；及/或
    所述第九导线图形、所述第十导线图形沿第二方向对称分布。
  16. 根据权利要求10-13任一项所述的版图结构，其中，所述导线图形层还包括层叠的第三子导线图形层；所述第三子导线图形层连入所述第一分频器区域、所述第二分频器区域、所述第三分频器区域及所述第四分频器区域。
  17. 根据权利要求16所述的版图结构，其中，所述第三子导线图形层包括第一信号线图形、第二信号线图形、第三信号线图形及第四信号线图形；
    所述第一信号线图形与所述第二信号线图形对称设置，所述第一信号线图形的延伸方向与所述第二信号线图形的延伸方向平行；
    所述第三信号线图形连通所述第一信号线图形的中心点与所述第二信号线图形的中心点，所述第三信号线图形的延伸方向与所述第一信号线图形的延伸方向垂直；
    所述第四信号线图形连入所述第三信号线图形的中心点，且所述第四信号线图形的延伸方向与所述第三信号线图形的延伸方向垂直。
  18. 根据权利要求10-13任一项所述的版图结构，其中，所述导线图形层还包括层叠的第四子导线图形层；所述第四子导线图形层连入所述第一分频器区域、所述第二分频器区域、所述第三分频器区域及所述第四分频器区域。
  19. 根据权利要求18所述的版图结构，其中，所述第四子导线图形层包括第五信号线图形、第六信号线图形、第七信号线图形及第八信号线图形；
    所述第五信号线图形与所述第六信号线图形对称设置，所述第五信号线图形的延伸方向与所述第六信号线图形的延伸方向平行；
    所述第七信号线图形连通所述第五信号线图形的中心点与所述第六信号线图形的中心点，所述第七信号线图形的延伸方向与所述第五信号线图形的延伸方向垂直；
    所述第八信号线图形连入所述第七信号线图形的中心点，且所述第八信号线图形的延伸方向与所述第七信号线图形的延伸方向垂直。
  20. 一种版图结构制备方法，包括：
    提供分频器图形层，所述分频器图形层包括呈中心对称分布的第一分频器区域、第二分频器区域、第三分频器区域及第四分频器区域；
    于所述分频器图形层上形成导线图形层，所述导线图形层包括层叠的第一子导线图形层、第二子导线图形层；
    其中，所述第一子导线图形层连通所述第一分频器区域和所述第二分频器区域，且连通所述第三分频器区域和所述第四分频器区域；所述第二子导线图形层连通所述第一分频器区域和所述第四分频器区域，且连通所述第二分频器区域和所述第三分频器区域。
  21. 一种版图结构制备方法，包括：
    提供分频器图形层，所述分频器图形层包括呈中心对称分布的第一分频器区域、第二分频器 区域、第三分频器区域及第四分频器区域；
    于所述分频器图形层上形成导线图形层，所述导线图形层包括层叠的第一子导线图形层、第二子导线图形层；
    其中，所述第一子导线图形层连通所述第一分频器区域和所述第二分频器区域，且连通所述第三分频器区域和所述第四分频器区域；所述第二子导线图形层连通所述第一分频器区域和所述第三分频器区域，且连通所述第二分频器区域和所述第四分频器区域。
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