CN109148261B - 一种自对准混合键合结构及其制作方法 - Google Patents

一种自对准混合键合结构及其制作方法 Download PDF

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Abstract

本发明公开的一种自对准混合键合结构，包括具有倒梯形凹槽Ⅲ的自对准结构Ⅰ和具有正梯形第二介质层图形的自对准结构Ⅱ，其中，所述倒梯形凹槽Ⅲ和正梯形第二介质层图形能够密切键合；所述自对准结构Ⅰ包括金属互连结构Ⅰ、位于金属互连结构Ⅰ上方的第一介质层，所述倒梯形凹槽Ⅲ贯穿所述第一介质层，且所述倒梯形凹槽Ⅱ在垂直方向上不与金属互连层重叠；所述自对准结构Ⅱ包括金属互连结构Ⅱ、位于金属互连结构Ⅱ上的第一介质层以及正梯形第二介质层图形，所述正梯形第二介质层图形位于所述第二介质层上方。本发明提供的提供一种自对准混合键合结构及其制作方法，能够提高混合键合时的对准精度，提高键合质量。

Description

一种自对准混合键合结构及其制作方法
技术领域
本发明涉及一种混合键合技术，具体涉及一种自对准混合键合结构及其制作方法。
背景技术
随着半导体超大规模集成电路的发展，现有的技术工艺已经接近物理极限。在对电子产品进一步小型化、多功能化的目的驱动下，其他新的技术、新的材料、新的科技被探索出来。三维堆叠封装技术就是其中之一。三维堆叠封装技术将硅片通过键合技术堆叠起来，实现三维层面上的金属互连结构，可以减少互连距离，提高传输速度，减小器件体积，并提供了异质结构集成的可能性。
晶圆键合技术是实现三维堆叠的重要手段之一。晶圆键合技术包括硅-硅键合，铜-铜键合，混合键合等，其中混合键合可以同时提供金属互联结构和足够的机械支撑，是三维堆叠关键技术之一。
现有的混合键合技术通常在两个待键合的衬底上通过绝缘层沉积，绝缘层图形化，绝缘层刻蚀和金属填充形成绝缘层-金属的混合界面，并通过平坦化技术降低表面的粗糙度，然后将经过上述处理的两个晶圆对准键合。然而在这种表面平滑的晶圆键合过程中，键合时需要金属-金属的高精度对准，由于目前用于键合对准的光学对准技术只能使用红外光源，因此对准精度存在理论极限，通常会存在对转误差，当对准误差较大时，金属接触面太小，会使得电阻过高。同时金属-绝缘层接触的部分无法获得高强的的键合力，会降低整体键合的可靠性。因此，目前通过红外光源进行光学对准的技术已经不能满足三维堆叠技术的要求，想要进一步提高键合对准精度，需要其他的工艺技术。
发明内容
本发明所要解决的技术问题是提供一种自对准混合键合结构及其制作方法，能够提高混合键合时的对准精度，提高键合质量。
为了实现上述目的，本发明采用如下技术方案：一种自对准混合键合结构的制作方法，包括如下步骤：一种自对准混合键合结构的制作方法，包括如下步骤：
S01：对完全相同的金属互连结构Ⅰ和金属互连结构Ⅱ进行预处理，其中，所述金属互连结构Ⅰ和金属互连结构Ⅱ包括互连介质层以及镶嵌在该互连介质层中的金属互连层，且所述金属互连层的上表面与所述互连介质层的上表面齐平；具体处理方法包括：
S011：在金属互连结构Ⅰ和金属互连结构Ⅱ的上表面沉积第一介质层并平坦化该第一介质层；
S012：对金属互连结构Ⅰ和金属互连结构Ⅱ上表面的第一介质层进行光刻刻蚀，在该第一介质层中形成位于金属互连层上方的凹槽Ⅰ，所述凹槽Ⅰ贯穿所述第一介质层，且所述凹槽Ⅰ的水平截面面积小于所述金属互连层的水平截面；
S013：在第一介质层上表面以及凹槽Ⅰ的侧壁和底部沉积扩散阻挡层；之后在凹槽Ⅰ以及第一介质层上填充金属，并平坦化去除第一介质层上表面的扩散阻挡层和金属；
S02：对预处理后的金属互连结构Ⅰ进行处理，形成具有倒梯形凹槽Ⅲ的自对准结构Ⅰ，具体步骤包括：
S021：在预处理后金属互连结构Ⅰ中第一介质层上方涂布光刻胶，并在光刻胶中形成位于第一介质层上方的倒梯形凹槽Ⅱ，所述倒梯形凹槽Ⅱ在垂直方向上不与金属互连层重叠；
S022：以上述具有倒梯形凹槽Ⅱ的光刻胶为掩模，对其下方的第一介质层进行光刻，在第一介质层中相同位置形成和倒梯形凹槽Ⅱ相同的倒梯形凹槽Ⅲ，此时凹槽Ⅰ中的金属暴露出来，从而形成自对准结构Ⅰ，其中，所述倒梯形凹槽Ⅲ贯穿所述第一介质层，所述倒梯形凹槽Ⅲ的上表面面积大于其下表面面积；
S03：对预处理后的金属互连结构Ⅱ进行处理，形成具有正梯形第二介质层图形的自对准结构Ⅱ，具体步骤包括：
S031：在预处理后金属互连结构Ⅱ中第一介质层上方沉积第二介质层，随后在第二介质层上涂布光刻胶；并在光刻胶中形成正梯形光刻胶图形；
S032：以该正梯形光刻胶图形为掩模，对其下方的第二介质层进行光刻，形成正梯形第二介质层图形，此时，凹槽Ⅰ中填充的金属暴露出来，形成自对准结构Ⅱ，当所述自对准结构Ⅰ的上表面与所述自对准结构Ⅱ的上表面相对时，所述倒梯形凹槽Ⅲ与正梯形第二介质层图形密切键合；
S04：对上述处理之后的自对准结构Ⅰ和自对准结构Ⅱ施加压力，进行键合，其中，自对准结构Ⅰ中的倒梯形凹槽Ⅲ与自对准结构Ⅱ中的正梯形第二介质层图形能够进行自对准，使得自对准结构Ⅰ中暴露出来的金属和自对准结构Ⅱ中暴露出来的金属重合。
进一步地，所述互连介质层材料为低介电常数材料。
进一步地，所述金属互连层为铜或铝或钨。
进一步地，所述第一介质层和第二介质层均为SiO2、SiN、BD、SiCN、苯并环丁烯有机介质材料、聚酰亚胺有机介质材料中的一种。
进一步地，所述扩散阻挡层为Ti或TiN或Ta或TaN，沉积方式为化学气相沉积、物理气相沉积或原子层沉积中的一种。
进一步地，所述步骤S013中凹槽Ⅰ中填充的金属为铜或铝或钨。
进一步地，所述倒梯形凹槽Ⅲ与自对准结构Ⅱ中的正梯形第二介质层图形均为等腰梯形。
进一步地，所述等腰梯形的倾斜坡度为45°-60°。
进一步地，所述步骤S031在沉积第二介质层之前，先在第一介质层上沉积刻蚀阻挡层；所述步骤S032中形成正梯形第二介质层图形之后，再刻蚀去除所述刻蚀阻挡层，使得凹槽Ⅰ中填充的金属暴露出来。
本发明提供的一种自对准混合键合结构，包括具有倒梯形凹槽Ⅲ的自对准结构Ⅰ和具有正梯形第二介质层图形的自对准结构Ⅱ，其中，所述倒梯形凹槽Ⅲ和正梯形第二介质层图形能够密切键合；
所述自对准结构Ⅰ包括金属互连结构Ⅰ、位于金属互连结构Ⅰ上方的第一介质层，所述自对准结构Ⅰ中的第一介质层含有位于金属互连层上方的凹槽Ⅰ以及倒梯形凹槽Ⅲ，所述凹槽Ⅰ贯穿所述第一介质层，且所述凹槽Ⅰ的水平截面面积小于所述金属互连层的水平截面面积，所述凹槽Ⅰ中填充金属；所述倒梯形凹槽Ⅲ贯穿所述第一介质层，所述倒梯形凹槽Ⅲ的上表面面积大于其下表面面积，且所述倒梯形凹槽Ⅲ在垂直方向上不与金属互连层重叠；所述凹槽Ⅰ中填充的金属与所述第一介质层以及金属互连层之间通过扩散阻挡层隔离；
所述自对准结构Ⅱ包括金属互连结构Ⅱ、位于金属互连结构Ⅱ上的第一介质层以及正梯形第二介质层图形，自对准结构Ⅱ中的第一介质层含有位于金属互连层上方的凹槽Ⅰ，所述凹槽Ⅰ贯穿所述第一介质层，且所述凹槽Ⅰ的水平截面面积小于所述金属互连层的水平截面面积，所述凹槽Ⅰ中填充金属，所述凹槽Ⅰ中填充的金属与所述第一介质层以及金属互连层之间通过扩散阻挡层隔离；所述正梯形第二介质层图形位于所述第一介质层上方，当所述自对准结构Ⅰ的上表面与所述自对准结构Ⅱ的上表面相对时，所述倒梯形凹槽Ⅲ与正梯形第二介质层图形能够密切键合；
所述金属互连结构Ⅰ和金属互连结构Ⅱ完全相同，均包括互连介质层以及镶嵌在该互连介质层中的金属互连层，且所述金属互连层的上表面与所述互连介质层的上表面齐平。
本发明的有益效果为：本发明通过在介质层上制作梯形结构的方法，由于对硅片进行键合时，均会对上下硅片施加一定的压力，在该压力的作用下，使得硅片在键合时可以通过该梯形结构进行自对准，从而避免了因为红外光源导致的键合精度限制。使用该结构进行混合键合工艺时，上下硅硅片的对准精度由刻蚀精度来决定，而刻蚀精度远远优于目前现有工艺所能达到的对准精度。
附图说明
图1为实施例中金属互连结构Ⅰ和金属互连结构Ⅱ的剖面示意图。
图2为实施例中步骤S011完成之后的金属互连结构Ⅰ和金属互连结构Ⅱ的剖面示意图。
图3为实施例中步骤S013中沉积扩散阻挡层和金属之后的金属互连结构Ⅰ和金属互连结构Ⅱ的剖面示意图。
图4为实施例中步骤S013完成之后的金属互连结构Ⅰ和金属互连结构Ⅱ的剖面示意图。
图5为实施例中步骤S021完成之后的金属互连结构Ⅰ的剖面示意图。
图6为实施例中步骤S022完成之后的金属互连结构Ⅰ的剖面示意图。
图7为实施例中步骤S031完成之后的金属互连结构Ⅱ的剖面示意图。
图8为实施例中步骤S032完成之后的金属互连结构Ⅱ的剖面示意图。
图9为实施例中步骤S04中自对准结构Ⅰ和自对准结构Ⅱ键合的剖面示意图。
图中：100互连介质层，101金属互连层，102第一介质层，103扩散阻挡层，104金属，105光刻胶，106倒梯形凹槽Ⅱ，107倒梯形凹槽Ⅲ，201第二介质层，202正梯形光刻胶图形，203正梯形第二介质层图形。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。
请参于附图，本发明提供的一种自对准混合键合结构的制作方法，包括如下步骤：
S01：请参阅附图1，对完全相同的金属互连结构Ⅰ和金属互连结构Ⅱ进行预处理，其中，金属互连结构Ⅰ和金属互连结构Ⅱ包括互连介质层100以及镶嵌在该互连介质层100中的金属互连层，且互连介质层金属互连层的上表面与互连介质层的上表面齐平。
本发明中上述金属互连结构如附图1所示，指的是在传统金属互连工艺中，已经完成键合层之前所有工艺的结构，通常指的是铜互连结构，当然也可以是现有的其他金属互连结构。上述金属互连层通常为铜，但也可以使用铝等其他金属。上述金属互连结构中的互连介质层材料为低介电常数材料，具体可以为SiO2或BD。
其中，步骤S01的具体步骤包括：
S011：请参阅附图2，在金属互连结构Ⅰ和金属互连结构Ⅱ的上表面沉积第一介质层并平坦化该第一介质层。
其中，上述金属互连结构Ⅰ和金属互连结构Ⅱ的上表面沉积的介质层102一般使用SiO2，但也可以使用SiN，BD，NDC之类的其他介质材料，或者BCB，PI等有机介质材料。淀积方法一般为CVD，但视材料不同也可是使用旋涂等淀积方法，该介质层厚度，比如1um。淀积完成后进行CMP抛光，形成如附图2所示的结构。
S012：对金属互连结构Ⅰ和金属互连结构Ⅱ上表面的第一介质层102进行光刻刻蚀，在该第一介质层中形成位于金属互连层上方的凹槽Ⅰ，凹槽Ⅰ贯穿第一介质层，且凹槽Ⅰ的水平截面面积小于金属互连层的水平截面。
具体地，在第一介质层上通过光刻和干法刻蚀工艺，形成混合键合结构中用于金属互连部分的凹槽Ⅰ，其中，光刻和干法刻蚀均为传统工艺，凹槽Ⅰ的CD可以为3um，高度等于第一介质层的高度。
S013：请参阅附图3和4，在第一介质102上表面以及凹槽Ⅰ的侧壁和底部沉积扩散阻挡层103；之后在凹槽Ⅰ以及第一介质层上填充金属104，并平坦化去除第一介质层上表面的扩散阻挡层和金属，本步骤中要求去除之后的金属高度不超过第一介质层的高度，否则会影响后续的键合。
具体地，在第一介质层上表面以及凹槽Ⅰ的侧壁和底部沉积扩散阻挡层103。扩散阻挡层为Ti或TiN或Ta或TaN等，沉积方式为化学气相沉积、物理气相沉积或原子层沉积等。金属填充一般为铜，填充方法一般为电镀。当使用其他金属如铝、钨等时，填充方法也可是使用PVD，CVD等。
S02：请参阅附图5和附图6，对预处理后的金属互连结构Ⅰ进行处理，形成具有倒梯形凹槽Ⅲ的自对准结构Ⅰ，具体步骤包括：
S021：请参阅附图5，在预处理后金属互连结构Ⅰ的第一介质层102上方涂布光刻胶105，并在光刻胶中形成位于第一介质层上方的倒梯形凹槽Ⅱ106，倒梯形凹槽Ⅱ106贯穿光刻胶层，倒梯形凹槽Ⅱ的上表面面积大于其下表面面积，且倒梯形凹槽Ⅱ在垂直方向上不与金属互连层重叠。
其中，光刻胶中的倒梯形凹槽Ⅱ可以使用传统光刻胶工艺，也可是使用其他工艺如纳米压印等制作。
S022：请参阅附图6，以上述具有倒梯形凹槽Ⅱ106的光刻胶为掩模，对其下方的第一介质层102进行光刻，在第一介质层中相同位置形成和倒梯形凹槽Ⅱ相同的倒梯形凹槽Ⅲ107，此时凹槽Ⅰ中的金属暴露出来，从而形成自对准结构Ⅰ。其中，倒梯形凹槽Ⅲ107贯穿第一介质层，倒梯形凹槽Ⅲ的上表面面积大于其下表面面积。
具体地，通过光刻胶中的倒梯形凹槽Ⅱ，对下层介质层进行梯形刻蚀。该工艺实现的一种方法为：在第一介质层的刻蚀气体(如CHF3)中加入O2，使得光刻胶与第一介质层被同时刻蚀，且刻蚀速率比可以调控，从而形成第一介质层的梯形刻蚀。其他方法亦可考虑。最终刻蚀的CD可以为2.5um，刻蚀的深度可以为1um，刻蚀之后形成的位于第一介质层中的倒梯形凹槽Ⅲ优选为等腰梯形，且其倾斜坡度为45°-60°之间的任意数值。
其中，在最终的键合过程中，需要自对准结构Ⅰ和自对准结构Ⅱ中凹槽Ⅰ中填充的金属进行重合，因此，这里需要将凹槽Ⅰ中的金属暴露出来。
S03：请参阅附图7和8，对预处理后的金属互连结构Ⅱ进行处理，形成具有正梯形第二介质层图形的自对准结构Ⅱ，具体步骤包括：
S031：请参阅附图7，在预处理后金属互连结构的第一介质层上方沉积第二介质层201，之后在第二介质层上涂布光刻胶。并在第二介质层上方的光刻胶中形成正梯形光刻胶图形202，这里要求第二介质层的厚度大约等于第一介质层的厚度，因为第二介质层需要形成后面的正梯形第二介质层图形，其最终需要跟自对准结构Ⅰ中的倒梯形凹槽Ⅲ进行对准键合，因此，二者在尺寸上必然是相匹配的。其中，第二介质层的材质与上述第一介质层的材质相同。
S032：请参阅附图8，以该正梯形光刻胶图形202为掩模，对其下方的第二介质层201进行光刻，形成正梯形第二介质层图形203，此时，凹槽Ⅰ中填充的金属暴露出来；形成自对准结构Ⅱ，当自对准结构Ⅰ的上表面与自对准结构Ⅱ的上表面相对时，倒梯形凹槽Ⅲ107与正梯形第二介质层图形203能够密切键合。
其中，以该正梯形光刻胶图形对下层介质层进行梯形刻蚀，该工艺实现的一种方法为：在第二介质层的刻蚀气体(如CHF3)中加入O2，使得光刻胶与第二介质层被同时刻蚀，且刻蚀速率比可以调控，从而形成第二介质层的梯形刻蚀。
值得说明的是，由于自对准结构Ⅰ中的倒梯形凹槽Ⅲ与自对准结构Ⅱ中的正梯形第二介质层图形能够进行自对准要能够密切重合，因此，本发明中正梯形第二介质层图形的尺寸可以略小于倒梯形凹槽Ⅲ的尺寸，使得二者对齐过程中能够较好地堆叠起来。
值得注意的是：步骤S031在沉积第二介质层之前，在预处理后金属互连结构Ⅱ中第一介质层上方先沉积刻蚀阻挡层，比如SiN；步骤S032中形成正梯形第二介质层图形之后，再刻蚀去除刻蚀阻挡层，使得凹槽Ⅰ中填充的金属暴露出来，这样可以保证在步骤S032形成正梯形第二介质层图形的过程中，凹槽Ⅰ中的金属能够完全暴露出来，且最小程度地损坏该金属的表面平整性。
S04：请参阅附图9，对上述处理之后的自对准结构Ⅰ和自对准结构Ⅱ施加压力，进行键合，其中，自对准结构Ⅰ中的倒梯形凹槽Ⅲ107与自对准结构Ⅱ中的正梯形第二介质层图形203能够进行自对准，使得自对准结构Ⅰ中暴露出来的金属和自对准结构Ⅱ中暴露出来的金属重合。
本发明提供的一种自对准混合键合结构，包括具有倒梯形凹槽Ⅲ107的自对准结构Ⅰ和具有正梯形第二介质层图形203的自对准结构Ⅱ，其中，倒梯形凹槽Ⅲ和正梯形第二介质层图形能够密切键合；
自对准结构Ⅰ包括金属互连结构Ⅰ、位于金属互连结构Ⅰ上方的第一介质层102，自对准结构Ⅰ中的第一介质层102含有位于金属互连层上方的凹槽Ⅰ以及倒梯形凹槽Ⅲ107，凹槽Ⅰ贯穿第一介质层102，且凹槽Ⅰ的水平截面面积小于金属互连层101的水平截面面积，凹槽Ⅰ中填充金属104；倒梯形凹槽Ⅲ107贯穿第一介质层，倒梯形凹槽Ⅲ107的上表面面积大于其下表面面积，且倒梯形凹槽Ⅲ107在垂直方向上不与金属互连层101重叠；凹槽Ⅰ中填充的金属104与第一介质层102以及金属互连层101之间通过扩散阻挡层103隔离；
自对准结构Ⅱ包括金属互连结构Ⅱ、位于金属互连结构Ⅱ上的第一介质层102以及正梯形第二介质层图形203，自对准结构Ⅱ中的第一介质层102含有位于金属互连层101上方的凹槽Ⅰ，凹槽Ⅰ贯穿第一介质层，且凹槽Ⅰ的水平截面面积小于金属互连层的水平截面面积，凹槽Ⅰ中填充金属104；正梯形第二介质层图形203位于第一介质层102上方，当自对准结构Ⅰ的上表面与自对准结构Ⅱ的上表面相对时，倒梯形凹槽Ⅲ107与正梯形第二介质层图形203能够密切键合；
金属互连结构Ⅰ和金属互连结构Ⅱ完全相同，均包括互连介质层100以及镶嵌在该互连介质层中的金属互连层101，且金属互连层101的上表面与互连介质层100的上表面齐平。
以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附权利要求的保护范围内。

Claims (9)

1.一种自对准混合键合结构的制作方法，其特征在于，包括如下步骤：
S01：对完全相同的金属互连结构Ⅰ和金属互连结构Ⅱ进行预处理，其中，所述金属互连结构Ⅰ和金属互连结构Ⅱ包括互连介质层以及镶嵌在该互连介质层中的金属互连层，且所述金属互连层的上表面与所述互连介质层的上表面齐平；具体处理方法包括：
S011：在金属互连结构Ⅰ和金属互连结构Ⅱ的上表面沉积第一介质层并平坦化该第一介质层；
S012：对金属互连结构Ⅰ和金属互连结构Ⅱ上表面的第一介质层进行光刻刻蚀，在该第一介质层中形成位于金属互连层上方的凹槽Ⅰ，所述凹槽Ⅰ贯穿所述第一介质层，且所述凹槽Ⅰ的水平截面面积小于所述金属互连层的水平截面；
S013：在第一介质层上表面以及凹槽Ⅰ的侧壁和底部沉积扩散阻挡层；之后在凹槽Ⅰ以及第一介质层上填充金属，并平坦化去除第一介质层上表面的扩散阻挡层和金属；
S02：对预处理后的金属互连结构Ⅰ进行处理，形成具有倒梯形凹槽Ⅲ的自对准结构Ⅰ，具体步骤包括：
S021：在预处理后金属互连结构Ⅰ中第一介质层上方涂布光刻胶，并在光刻胶中形成位于第一介质层上方的倒梯形凹槽Ⅱ，所述倒梯形凹槽Ⅱ在垂直方向上不与金属互连层重叠；
S022：以具有倒梯形凹槽Ⅱ的光刻胶为掩模，对其下方的第一介质层进行光刻，在第一介质层中相同位置形成和倒梯形凹槽Ⅱ相同的倒梯形凹槽Ⅲ，此时凹槽Ⅰ中的金属暴露出来，从而形成自对准结构Ⅰ，其中，所述倒梯形凹槽Ⅲ贯穿所述第一介质层，所述倒梯形凹槽Ⅲ的上表面面积大于其下表面面积；
S03：对预处理后的金属互连结构Ⅱ进行处理，形成具有正梯形第二介质层图形的自对准结构Ⅱ，具体步骤包括：
S031：在预处理后金属互连结构Ⅱ中第一介质层上方依次沉积刻蚀阻挡层和第二介质层，随后在所述第二介质层上涂布光刻胶；并在光刻胶中形成正梯形光刻胶图形；
S032：以该正梯形光刻胶图形为掩模，对其下方的第二介质层进行光刻，形成正梯形第二介质层图形，此时，再刻蚀去除所述刻蚀阻挡层，使得凹槽Ⅰ中填充的金属暴露出来，形成自对准结构Ⅱ，当所述自对准结构Ⅰ的上表面与所述自对准结构Ⅱ的上表面相对时，所述倒梯形凹槽Ⅲ与正梯形第二介质层图形密切键合；
S04：对上述处理之后的自对准结构Ⅰ和自对准结构Ⅱ施加压力，进行键合，其中，自对准结构Ⅰ中的倒梯形凹槽Ⅲ与自对准结构Ⅱ中的正梯形第二介质层图形能够进行自对准，使得自对准结构Ⅰ中暴露出来的金属和自对准结构Ⅱ中暴露出来的金属重合。
2.根据权利要求1所述的一种自对准混合键合结构的制作方法，其特征在于，所述互连介质层材料为低介电常数材料。
3.根据权利要求1所述的一种自对准混合键合结构的制作方法，其特征在于，所述金属互连层为铜或铝或钨。
4.根据权利要求1所述的一种自对准混合键合结构的制作方法，其特征在于，所述第一介质层和第二介质层均为SiO2、SiN、BD、SiCN、苯并环丁烯有机介质材料、聚酰亚胺有机介质材料中的一种。
5.根据权利要求1所述的一种自对准混合键合结构的制作方法，其特征在于，所述扩散阻挡层为Ti或TiN或Ta或TaN，沉积方式为化学气相沉积、物理气相沉积或原子层沉积中的一种。
6.根据权利要求1所述的一种自对准混合键合结构的制作方法，其特征在于，所述步骤S013中凹槽Ⅰ中填充的金属为铜或铝或钨。
7.根据权利要求1所述的一种自对准混合键合结构的制作方法，其特征在于，所述倒梯形凹槽Ⅲ与自对准结构Ⅱ中的正梯形第二介质层图形均为等腰梯形。
8.根据权利要求7所述的一种自对准混合键合结构的制作方法，其特征在于，所述等腰梯形的倾斜坡度为45°-60°。
9.一种自对准混合键合结构，其特征在于，包括具有倒梯形凹槽Ⅲ的自对准结构Ⅰ和具有正梯形第二介质层图形的自对准结构Ⅱ，其中，所述倒梯形凹槽Ⅲ和正梯形第二介质层图形能够密切键合；
所述自对准结构Ⅰ包括金属互连结构Ⅰ、位于金属互连结构Ⅰ上方的第一介质层，所述自对准结构Ⅰ中的第一介质层含有位于金属互连层上方的凹槽Ⅰ以及倒梯形凹槽Ⅲ，所述凹槽Ⅰ贯穿所述第一介质层，且所述凹槽Ⅰ的水平截面面积小于所述金属互连层的水平截面面积，所述凹槽Ⅰ中填充金属；所述倒梯形凹槽Ⅲ贯穿所述第一介质层，所述倒梯形凹槽Ⅲ的上表面面积大于其下表面面积，且所述倒梯形凹槽Ⅲ在垂直方向上不与金属互连层重叠；所述凹槽Ⅰ中填充的金属与所述第一介质层以及金属互连层之间通过扩散阻挡层隔离；
所述自对准结构Ⅱ包括金属互连结构Ⅱ、位于金属互连结构Ⅱ上的第一介质层以及正梯形第二介质层图形，自对准结构Ⅱ中的第一介质层含有位于金属互连层上方的凹槽Ⅰ，所述凹槽Ⅰ贯穿所述第一介质层，且所述凹槽Ⅰ的水平截面面积小于所述金属互连层的水平截面面积，所述凹槽Ⅰ中填充金属，所述凹槽Ⅰ中填充的金属与所述第一介质层以及金属互连层之间通过扩散阻挡层隔离；所述正梯形第二介质层图形位于所述第一介质层上方，当所述自对准结构Ⅰ的上表面与所述自对准结构Ⅱ的上表面相对时，所述倒梯形凹槽Ⅲ与正梯形第二介质层图形能够密切键合；
所述金属互连结构Ⅰ和金属互连结构Ⅱ完全相同，均包括互连介质层以及镶嵌在该互连介质层中的金属互连层，且所述金属互连层的上表面与所述互连介质层的上表面齐平。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593087A (zh) * 2012-03-01 2012-07-18 江苏物联网研究发展中心 一种用于三维集成混合键合结构及其键合方法
CN103456652A (zh) * 2013-09-13 2013-12-18 华进半导体封装先导技术研发中心有限公司 混合键合实现方法
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593087A (zh) * 2012-03-01 2012-07-18 江苏物联网研究发展中心 一种用于三维集成混合键合结构及其键合方法
CN103456652A (zh) * 2013-09-13 2013-12-18 华进半导体封装先导技术研发中心有限公司 混合键合实现方法
CN108122794A (zh) * 2017-12-18 2018-06-05 中电科技集团重庆声光电有限公司 焦平面阵列探测器倒装焊对接方法

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