CN109036273A - 像素结构、像素电路和显示面板 - Google Patents
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Abstract
本申请公开了一种像素结构、像素电路和显示面板，该像素结构包括发光二极管、至少三个晶体管和至少一个电容，该至少三个晶体管中包括两个氧化物薄膜晶体管和至少一个低温多晶硅薄膜晶体管。
Description
技术领域
本申请涉及像素电路领域，尤其涉及一种像素结构、像素电路和显示面板。
背景技术
随着显示面板技术的不断发展，有机发光二极管(Organic Light EmittingDiode，OLED)显示面板作为一种自发光的显示器件，与传统的薄膜晶体管液 晶显示面板(Thin Film Transistor Liquid Crystal Display，TFT-LCD)相比，不仅 不需要背光源，还具有重量轻、抗震性好、响应时间快、视角广、能耗低、低 温特性好等优点，被广泛地应用在各个领域中。
发明内容
有鉴于此，本发明实施例提供了一种像素结构、像素电路和显示面板。
第一方面，本发明实施例提供了一种像素结构，包括：发光二极管、至少 三个晶体管和至少一个电容，
该至少三个晶体管中包括两个氧化物薄膜晶体管和至少一个低温多晶硅 薄膜晶体管。
第二方面，本发明实施例提供了一种像素电路，包括至少一个第一方面的 像素结构。
第三方面，本发明实施例提供了一种显示面板，包括至少一个第二方面的 像素电路。
本发明有益效果如下：
本发明实施例中的像素结构、像素电路和显示面板中，通过在像素结构中 采用两个个氧化物薄膜晶体管+至少一个低温多晶硅薄膜晶体管的组合方案， 从而达到降低漏电、提高对比度和降低功耗的效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所 需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的 一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提 下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种像素结构的示意图；
图2为本发明实施例提供的具有3T1C的像素结构的电路示意图；
图3为本发明图2所示实施例提供的像素结构对应的扫描信号时序图；
图4为本发明实施例提供的具有4T2C的像素结构的电路示意图；
图5为本发明图4所示实施例提供的像素结构对应的扫描信号时序图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实 施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的 实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施 例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施 例，都属于本申请保护的范围。
应当理解，尽管一些元素用数字术语(例如，第一，第二，第三等)指定， 但应该理解，这样的指定仅用于指定来自一组相似元素的一个元素，但不限制 任何特定顺序的元素。这样，在不脱离示例性实施例的范围的情况下，被指定 为第一元素的元素可以被称为第二元素或第三元素。
本发明的各种示例性实施例的各个特征可以部分地或完全地彼此结合或 组合，并且如本领域技术人员充分理解的，可以在技术上实现各种互通或驱动， 并且各个示例性实施例可以是彼此独立地执行或通过关联关系一起执行。在下 文中，将参考附图详细描述本发明的各种实施例。
需要说明的是，本公开的实施例中采用的晶体管的源极、漏极在结构上可 以是对称的，所以其源极、漏极在物理结构上可以是没有区别的。在本公开的 实施例中，为了区分晶体管除作为控制端的栅极，直接描述了其中一极为第一 端，另一极为第二端，所以本公开实施例中全部或部分晶体管的第一端和第二 端根据需要是可以互换的。例如，本公开实施例的晶体管的第一端可以为源极， 第二端可以为漏极；或者，晶体管的第一端为漏极，第二端为源极。
图1是本发明的一个实施例提供的一种像素结构的示意图。如图1所示， 本发明实施例提供了一种像素结构，该像素结构包括：
发光二极管、至少三个晶体管和至少一个电容，该至少三个晶体管中包括 两个氧化物薄膜晶体管和至少一个低温多晶硅薄膜晶体管。
本发明实施例中，通过在像素结构中采用两个氧化物薄膜晶体管+至少一 个低温多晶硅薄膜晶体管的组合方案，从而达到降低漏电、提高对比度和降低 功耗的效果。
为便于理解本申请的技术方案、下面以3T1C和4T2C的像素结构进行说 明。
图2是本发明实施例提供的具有3T1C的像素结构的电路示意图。
可选地，如图2所示，在一个实施例中，该至少三个晶体管包括第一晶体 管M1、第二晶体管M2、第三晶体管M3，该至少一个电容包括第一电容，其 中
第一晶体管M1，包含：第一端，用来接收像素数据信号Vdata；第二端； 以及控制端，用来接收第一路信号SCAN，并根据第一路信号SCAN使该像素 数据信号Vdata自第一端传送至第二端；
第二晶体管M2，包含：第一端，用来接收第一电源电压PVDD；第二端， 电性耦接于该发光二极管；以及控制端；第二晶体管M2用来根据第二晶体管 M2的该控制端及第二晶体管M2的第一端的电位差，产生驱动电流以驱动该 发光二极管；
第三晶体管M3，包含：第一端，电性耦接于第二晶体管M2的控制端； 第二端，电性耦接于该发光二极管；以及控制端，用来接收第二路信号Sx，并 根据第二路信号Sx使第一端的信号传送至第二端；
第一电容Cst，包含：第一端，电性耦接于第一晶体管M1的第二端；第 二端，电性耦接于第二晶体管M2的控制端和第三晶体管M3的第一端。
进一步地，如图2所示，第一晶体管M1和第三晶体管M3为氧化物薄膜 晶体管；
第二晶体管M2为低温多晶硅薄膜晶体管。
应理解，在本发明实施例中，第一晶体管M1和第三晶体管M3采用 OxideTFT，具有如下优点：利用Oxide TFT比LTPS的Ioff低的特点，可以大 幅度增加Cst电位的保持时间，这样可以增加阈值补偿的时间间隔，避免阈值 补偿间隔过长导致的亮度变化。
应理解，在本发明实施例中，第三晶体管M3采用低温多晶硅薄膜晶体管， 可以充分利用LTPS比Oxide TFT稳定性好，工艺更成熟的优点。
当然，应理解，本发明图2所示实施例的驱动方法可包括初始阶段和发光 阶段，其中，
在初始阶段，整屏进行阈值读取。此时，将Vss抬高，扫描信号Sr将M3 打开，扫描信号SCAN将M1打开，Vdata输入Vo信号，驱动晶体管即第二晶 体管M2的Vth被提取到第二晶体管M2的栅极，此时第二晶体管M2的栅极 电压为(PVDD+Vth)，电容C1两端压差为(Vo-PVDD-Vth)，这样第二晶体 管M2的阈值信息就通过电容保存。
在发光阶段，进行写入发光。此时，Vdata信号写入，SCAN逐行打开， 写入Vdata，第二晶体管M2的栅极电位受电容耦合发生变化，变为 (Vdata-Vo+PVDD+Vth)。由于发光阶段I∝(Vdata-Vo)2，排除了驱动管阈 值的影响。
图3为本发明图2所示实施例提供的像素结构对应的扫描信号时序图。
应理解，为了使本发明实施例的像素结构驱动发光二极管发光，在本发明 实施例中，扫描信号在阈值提取周期、写入和发光周期的电平信号如图3所示：
第一路信号SCAN在阈值提取周期的电平信号依次为低电平、高电平、低 电平，在写入和发光周期的电平信号依次为低电平、高电平、低电平、低电平；
第二路信号Sx在阈值提取周期的电平信号维持高电平，在写入和发光周 期的电平信号维持低电平。
应理解，在本发明实施例中，如果没有特别指明，高电平指正向高电平信 号，负向高电平指与正向高电平信号的方向相反的高电平信号。
当然，应理解，本发明实施例中，驱动Vdata信号和PVDD的电位应做相 应调整，如图3所示，不再赘述。
图4为本发明实施例提供的4T2C的一种像素结构的电路示意图；
可选地，作为一个实施例，如图4所示，该至少三个晶体管包括第一晶体 管S1、第二晶体管DT、第三晶体管S3、第四晶体管S2，该至少一个电容包 括第一电容、第二电容和第三电容，其中
第一晶体管S1，包含：第一端，用来接收像素数据信号Vdata；第二端； 以及控制端，用来接收第一路信号Scan1，并根据第一路信号Scan1使该像素 数据信号Vdata自第一端传送至第二端；
第二晶体管DT，包含：第一端、第二端及控制端，第二晶体管DT用来 根据第二晶体管的该控制端及第二晶体管DT的第一端的电位差，产生驱动电 流以驱动该发光二极管，其中第二晶体管的第一端电性耦接于第一晶体管M2 的第二端；
第三晶体管S3，包含：第一端，用来接收第一电源电压VDD；第二端， 电性耦接于第二晶体管DT的第一端；以及控制端，用来接收第二路信号Emit， 并根据第二路信号使第一电源电压提供至第二晶体管DT；
第四晶体管S2，包含：第一端，用于接收第二电源电压Vinit；第二端， 电性耦接于第二晶体管DT的第二端和该发光二极管；以及控制端，用来接收 第三路信号SCAN2，并根据第三路信号使第二电源电压至第四晶体管S2的第 一端提供至第四晶体管S2的第二端；
第一电容CS1，包含：第一端，电性耦接于第三晶体管S3的第一端和第 一电源电压；第二端，电性耦接于第二晶体管DT的控制端和第一晶体管S1 的第二端；
第二电容CS2，包含：第一端和第二端，分别电性耦接于发光二极管的两 端。
应理解，在本发明实施例中数据线也可以输入第二晶体管DT的参考电位。
进一步地，如图4所示，第一晶体管S1和第四晶体管S2为氧化物薄膜晶 体管；
第二晶体管DT和第三晶体管S3为低温多晶硅薄膜晶体管。
应理解，在本发明实施例中，第一晶体管S1和第四晶体管S2采用氧化物 薄膜晶体管，具有如下优点：利用Oxide TFT比LTPS的Ioff低的特点，可以 减小Cst，提高PPI，改善补偿效果，减轻Mura。
当然，应理解，本发明图4所示实施例的驱动方法可包括初始化时段t1， 采样时段t2，编程时段t3和发射期间t4，其中，
第一路信号SCAN1用于导通或关断第一晶体管S1；第三路信号SCAN2 用于接通或断开第四晶体管S2；第二路信号EM用于接通或断开第三晶体管 S3。
在初始化时段t1，第一晶体管S1导通，第四晶体管S2导通，第三晶体管 S3关断。参考电压Vref被提供给第一晶体管S1的第二端及驱动晶体管(第二 晶体管DT)的控制端，初始化电压Vinit被提供给第四晶体管S2的第二端及 驱动晶体管(第二晶体管DT)的第二端。此时，像素被初始化。
在采样时段t2，第一晶体管S1导通，第四晶体管S2关断，第三晶体管 S3导通。此时，参考电压Vref继续被提供给第一晶体管S1的第二端及驱动晶 体管(第二晶体管DT)的控制端；在驱动晶体管(第二晶体管DT)中，电流 在其第一端被高电平电压VDD浮置的状态下流向第二端。当驱动晶体管(第 二晶体管DT)的第二端电压等于“Vref-Vth”时，驱动晶体管(第二晶体管 DT)关断。这里，“Vth”表示驱动晶体管(第二晶体管DT)的阈值电压。
在编程时段t3中，第一晶体管S1导通，驱动晶体管(第二晶体管DT) 关断，第三晶体管S3关断，第四晶体管S2关断。并且数据电压Vdata经由第 一晶体管S1提供给驱动晶体管(第二晶体管DT)的控制端。结果，由于像素 电路内的耦合现象，驱动晶体管(第二晶体管DT)的控制端的电压变为 “Vref-Vth+(^'(Vdata-Vref)”，这是由串联连接的电压分布引起的。这里，“C” 表示“CS1/(CS1+CS2+C'oled)”+“C'oled”表示OLED的电容。
在发光时段t4中，第三晶体管S3导通，驱动晶体管(第二晶体管DT) 导通，第一晶体管S1和第四晶体管S2关断。其中，高电平电压VDD经由第 三晶体管S3施加到驱动晶体管(第二晶体管DT)的第一端，以使驱动晶体管 (第二晶体管DT)提供驱动电流。在该配置中，从驱动TFT DT提供给OLED 的驱动电流可以由以下等式表示：1/2×K(Vdata-Vref-C，(Vdata-Vref))2。 这里，“K”表示根据驱动晶体管(第二晶体管DT)的迁移率和驱动晶体管(第 二晶体管DT)的寄生电容确定的常数。
应理解，在本发明实施例中，第二晶体管DT采用低温多晶硅薄膜晶体管， 具有如下优点：稳定性好，适合于常开状；寄生电容小，补偿效果好；迁移率 高，驱动电压低，省功耗；P型TFT对OLED Vth和PVEE均匀性要求低。
应理解，在本发明实施例中，第三晶体管S3采用低温多晶硅薄膜晶体管， 具有如下优点：稳定性好，适合于常开状态；迁移率高，可以降低TFT尺寸； 降低Emit信号负载。
图5为本发明图4所示实施例提供的像素结构对应的扫描信号时序图。
应理解，为了使本发明实施例的像素结构驱动发光二极管发光，在本发明 实施例中，扫描信号在第一阶段、第二阶段、第三阶段的电平信号如图5所示：
第一路信号Scan1在初始化周期的电平为高电平，在采样周期的电平依次 为低电平、高电平，在编程周期的电平为高电平，在发光周期的电平为低电平；
第二路信号Emit在初始化周期的电平为负向高电平，在采样周期的电平 依次为负向高电平、低电平，在编程周期的电平为负向高电平，在发光周期的 电平为低电平；
第三路信号Scan2在初始化周期的电平为高电平，在采样周期的电平依次 为低电平、低电平，在编程周期的电平为低电平，在发光周期的电平为低电平。
当然，应理解，在本发明实施例中，驱动Vdata信号和Vref的电位相对于 现有的4T1C的像素结构中的驱动Vdata信号和Vref的电位也需做相应调整， 以适应低温多晶硅薄膜晶体管的驱动和初始化需求，具体如图5所示，不再 赘述。
本发明实施例还公开了一种像素电路，包括如前述图2、4中任一实施例 所示的像素结构。
本发明实施例还公开了一种显示面板，包括至少一个前述像素电路。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发 明的范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同 技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种像素结构，其特征在于，包括：
发光二极管、至少三个晶体管和至少一个电容，该至少三个晶体管中包括两个氧化物薄膜晶体管和至少一个低温多晶硅薄膜晶体管。
2.如权利要求1所述的像素结构，其特征在于
该至少三个晶体管包括第一晶体管(S1)、第二晶体管(DT)、第三晶体管(S3)、第四晶体管(S2)，该至少一个电容包括第一电容、第二电容和第三电容，其中
第一晶体管(S1)，包含：第一端，用来接收像素数据信号或参考电压；第二端；以及控制端，用来接收第一路信号，并根据第一路信号使该像素数据信号或参考电压自第一端传送至第二端；
第二晶体管(DT)，包含：第一端、第二端及控制端，第二晶体管(DT)用来根据第二晶体管的该控制端及第二晶体管(DT)的第一端的电位差，产生驱动电流以驱动该发光二极管，其中第二晶体管的第一端电性耦接于第一晶体管(M2)的第二端；
第三晶体管(S3)，包含：第一端，用来接收第一电源电压；第二端，电性耦接于第二晶体管(DT)的第一端；以及控制端，用来接收第二路信号，并根据第二路信号使第一电源电压提供至第二晶体管(DT)；
第四晶体管(S2)，包含：第一端，用于接收第二电源电压；第二端，电性耦接于第二晶体管(DT)的第二端和该发光二极管；以及控制端，用来接收第三路信号，并根据第三路信号使第二电源电压至第四晶体管(S2)的第一端提供至第四晶体管(S2)的第二端；
第一电容(CS1)，包含：第一端，电性耦接于第三晶体管(S3)的第一端和第一电源电压；第二端，电性耦接于第二晶体管(DT)的控制端和第一晶体管(S1)的第二端；
第二电容(CS2)，包含：第一端和第二端，分别电性耦接于发光二极管的两端。
3.如权利要求2所述的像素结构，其特征在于，
第一晶体管(S1)和第四晶体管(S2)为氧化物薄膜晶体管；
第二晶体管(DT)和第三晶体管(S3)为低温多晶硅薄膜晶体管。
4.如权利要求3所述的像素结构，其特征在于
第一路信号在初始化周期的电平为高电平，在采样周期的电平依次为低电平、高电平，在编程周期的电平为高电平，在发光周期的电平为低电平，其中，第一路信号为扫描信号之一；
第二路信号在初始化周期的电平为低电平，在采样周期的电平依次为低电平、高电平，在编程周期的电平为低高电平，在发光周期的电平为低电平，其中，第二路信号为发光控制信号；
第三路信号在初始化周期的电平为高电平，在采样周期的电平依次为低电平、低电平，在编程周期的电平为低电平，在发光周期的电平为低电平，其中，第二路信号为扫描信号之一；
第一晶体管(S1)的第一端在初始化周期接收该参考电压，在采样周期依次接收该像素数据信号、该参考电压，在编程周期的电平接收该像素数据信号，在发光周期接收该参考电压。
5.如权利要求1所述的像素结构，其特征在于，
该至少三个晶体管包括第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)，该至少一个电容包括第一电容，其中
第一晶体管(M1)，包含：第一端，用来接收像素数据信号；第二端；以及控制端，用来接收第一路信号，并根据第一路信号使该像素数据信号自第一端传送至第二端；
第二晶体管(M2)，包含：第一端，用来接收第一电源电压；第二端，电性耦接于该发光二极管；以及控制端；第二晶体管(M2)用来根据第二晶体管(M2)的该控制端及第二晶体管(M2)的第一端的电位差，驱动该发光二极管；
第三晶体管(M3)，包含：第一端，电性耦接于第二晶体管(M2)的控制端；第二端，电性耦接于该发光二极管；以及控制端，用来接收第二路信号，并根据第二路信号使第一端的信号传送至第二端；
第一电容，包含：第一端，电性耦接于第一晶体管(M1)的第二端；第二端，电性耦接于第二晶体管(M2)的控制端和第三晶体管(M3)的第一端。
6.如权利要求5所述的像素结构，其特征在于，
第一晶体管(M1)和第三晶体管(M3)为氧化物薄膜晶体管；
第二晶体管(M2)为低温多晶硅薄膜晶体管。
7.如权利要求6所述的像素结构，其特征在于，
第一路信号在阈值提取周期的电平信号依次为低电平、高电平、低电平，在写入和发光周期的电平信号依次为低电平、高电平、低电平、低电平，其中，第一路信号为扫描信号；
第二路信号在阈值提取周期的电平信号维持高电平，在写入和发光周期的电平信号维持低电平，其中，第二路信号为发光控制信号。
8.一种像素电路，其特征在于，包括：
如权利要求1-7任一项所述的像素结构和驱动方式。
9.一种显示面板，包括至少一个如权利要求8的像素电路。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20181218 |