CN108933180A - 薄膜晶体管及其制作方法、阵列基板及显示装置 - Google Patents
薄膜晶体管及其制作方法、阵列基板及显示装置 Download PDFInfo
- Publication number
- CN108933180A CN108933180A CN201810738924.XA CN201810738924A CN108933180A CN 108933180 A CN108933180 A CN 108933180A CN 201810738924 A CN201810738924 A CN 201810738924A CN 108933180 A CN108933180 A CN 108933180A
- Authority
- CN
- China
- Prior art keywords
- thin film
- film transistor
- source
- tft
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 111
- 239000000758 substrate Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- KTSFMFGEAAANTF-UHFFFAOYSA-N [Cu].[Se].[Se].[In] Chemical compound [Cu].[Se].[Se].[In] KTSFMFGEAAANTF-UHFFFAOYSA-N 0.000 claims abstract description 40
- 239000000463 material Substances 0.000 claims abstract description 21
- 239000010949 copper Substances 0.000 claims description 66
- 229910052802 copper Inorganic materials 0.000 claims description 54
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 48
- 239000010408 film Substances 0.000 claims description 41
- 239000011669 selenium Substances 0.000 claims description 38
- 229910052711 selenium Inorganic materials 0.000 claims description 10
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 8
- 239000013078 crystal Substances 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 25
- 229910052750 molybdenum Inorganic materials 0.000 description 14
- 239000002131 composite material Substances 0.000 description 12
- 229910052738 indium Inorganic materials 0.000 description 9
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 7
- 229910052733 gallium Inorganic materials 0.000 description 7
- 229910004205 SiNX Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 229910000881 Cu alloy Inorganic materials 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 125000003748 selenium group Chemical group *[Se]* 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- -1 SiONx Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种薄膜晶体管及其制作方法、阵列基板及显示装置，属于半导体显示技术领域。该薄膜晶体管的有源层采用铜铟镓硒材料制成，通过采用铜铟镓硒制作薄膜晶体管的有源层，由于铜铟镓硒的晶体缺陷比LTPS和IGZO更少，因此可以使薄膜晶体管的迁移率更高，使得薄膜晶体管的开关速度更快，有利于进一步提高显示装置的分辨率。
Description
技术领域
本发明涉及半导体显示技术领域，特别涉及一种薄膜晶体管及其制作方法、阵列基板及显示装置。
背景技术
薄膜晶体管(英文：Thin Film Transistor，缩写：TFT)是液晶显示装置、有机发光二极管显示装置中必不可少的器件。
薄膜晶体管的迁移率越高，则薄膜晶体管的开关速度越快，开关速度越快越利于提高显示装置的分辨率。薄膜晶体管的迁移率主要受薄膜晶体管的有源层的影响，目前薄膜晶体管的有源层通常采用LTPS(英文：Low Temperature Poly-silicon，中文：低温多晶硅)或IGZO(英文：indium gallium zinc oxide，中文：铟镓锌氧化物)制成，采用IGZO制作的薄膜晶体管的迁移率通常在3～15cm2·V-1·s-1，采用LTPS制作的薄膜晶体管的迁移率可达50～200cm2·V-1·s-1，但是随着显示技术的发展，这两种薄膜晶体管的性能也已经开始难以满足生产的需要了。
发明内容
本发明实施例提供了一种薄膜晶体管及其制作方法、阵列基板及显示装置，能够进一步提高薄膜晶体管的迁移率。所述技术方案如下：
第一方面，本发明实施例提供了一种薄膜晶体管，所述薄膜晶体管的有源层采用铜铟镓硒材料制成。
可选地，所述薄膜晶体管的有源层包括与源极接触的源极接触区、与漏极接触的漏极接触区、连接所述源极接触区和所述漏极接触区的有源区，所述源极接触区、所述漏极接触区和所述有源区的铜含量、硒含量均相等。
可选地，所述薄膜晶体管的有源层包括与源极接触的源极接触区、与漏极接触的漏极接触区、连接所述源极接触区和所述漏极接触区的有源区，所述源极接触区的硒含量和所述漏极接触区的硒含量小于所述有源区的硒含量，所述源极接触区、所述漏极接触区和所述有源区的铜含量均相等。
可选地，所述薄膜晶体管的有源层包括与源极接触的源极接触区、与漏极接触的漏极接触区、连接所述源极接触区和所述漏极接触区的有源区，所述源极接触区的铜含量和所述漏极接触区的铜含量大于所述有源区的铜含量，所述源极接触区、所述漏极接触区和所述有源区的硒含量均相等。
第二方面，本发明实施例提供了一种薄膜晶体管的制作方法，所述制作方法包括：
在基板上形成铜铟镓硒膜层；
图形化处理所述铜铟镓硒膜层，得到有源层。
可选地，所述制作方法还包括：
在所述有源层上形成源极和漏极，所述有源层包括与所述源极接触的源极接触区、与所述漏极接触的漏极接触区、连接所述源极接触区和所述漏极接触区的有源区；
对所述有源区进行硒化处理。
可选地，所述制作方法还包括：
在所述有源层上形成源极和漏极，所述源极和所述漏极中含有铜，所述有源层包括与所述源极接触的源极接触区、与所述漏极接触的漏极接触区、连接所述源极接触区和所述漏极接触区的有源区；
对形成有所述源极和所述漏极的基板进行退火处理，使所述源极中的铜扩散至所述源极接触区并使所述漏极中的铜扩散至所述漏极接触区。
可选地，所述制作方法还包括：
在所述有源层上形成源极和漏极之前，对所述有源层进行硒化处理。
第三方面，本发明实施例还提供了一种阵列基板，所述阵列基板包括如前所述的任一种薄膜晶体管。
第四方面，本发明实施例还提供了一种显示装置，所述显示装置包括如前所述的阵列基板。
本发明实施例提供的技术方案带来的有益效果至少包括：通过采用铜铟镓硒制作薄膜晶体管的有源层，由于铜铟镓硒的晶体缺陷比LTPS和IGZO更少，因此可以提高薄膜晶体管的迁移率(可达300cm2·V-1·s-1以上)，使得薄膜晶体管的开关速度更快，有利于进一步提高显示装置的分辨率。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种薄膜晶体管的结构示意图；
图2是本发明实施例提供的另一种薄膜晶体管的结构示意图；
图3是本发明实施例提供的一种薄膜晶体管的制作方法流程图；
图4～图6是本发明实施例提供的一种薄膜晶体管的制作过程示意图；
图7是本发明实施例提供的一种薄膜晶体管的制作方法流程图；
图8～图10是本发明实施例提供的另一种薄膜晶体管的制作过程示意图；
图11是本发明实施例提供的一种阵列基板的局部结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供了一种薄膜晶体管，该薄膜晶体管的有源层采用铜铟镓硒(CIGS)材料制成。可选地，该薄膜晶体管可以为顶栅结构的薄膜晶体管，也可以为底栅结构的薄膜晶体管，还可以为双栅结构的薄膜晶体管。
图1是本发明实施例提供的一种薄膜晶体管的结构示意图，该薄膜晶体管设置在基板11上，薄膜晶体管包括栅极13、有源层16、源极14和漏极15。如图1所示，基板11具有相对的第一表面11a和第二表面11b。其中，栅极13设置在基板11的第一表面11a。
如图1所示，栅极13上还覆盖有第一绝缘层12，使栅极13与有源层16之间相互绝缘。
有源层16设置在第一绝缘层16上，且有源层16位于栅极13的正上方。有源层16包括源极接触区161、漏极接触区163和有源区162，源极接触区161和漏极接触区163相互间隔，有源区162连接源极接触区161和漏极接触区163，有源区162在栅极13所在平面上的正投影位于栅极13内。
源极14和漏极15也设置在第一绝缘层12上，且源极14的部分区域覆盖在源极接触区161，与源极接触区161形成欧姆接触，漏极15的部分区域覆盖在漏极接触区163，与漏极接触区163形成欧姆接触。
图2是本发明实施例提供的另一种薄膜晶体管的结构示意图，图2所示的薄膜晶体管与图1所示的薄膜晶体管的区别在于，图1所示的薄膜晶体管为底栅结构，即在垂直于基板11的方向上，栅极13位于有源层16和基板11之间。而图2所示的薄膜晶体管为顶栅结构，即在垂直于基板11的方向上，薄膜晶体管的有源层26位于栅极23和基板21之间。
如图2所示，有源层26、源极24和漏极25均设置在基板21的第一表面21a，且源极24的部分区域覆盖在源极接触区261，漏极25的部分区域覆盖在漏极接触区263。有源层26、源极24和漏极25上覆盖有第二绝缘层22，第二绝缘层22上设置有栅极23，栅极23位于有源区26的正上方。
第一绝缘层12和第二绝缘层22均可以为SiNx、SiONx、SiOx中的任意一种或几种。
图1和图2中所示的薄膜晶体管的有源层均采用铜铟镓硒材料制成。在双栅结构的薄膜晶体管中有源层也可以采用铜铟镓硒材料制成。
通过采用铜铟镓硒制作薄膜晶体管的有源层，由于铜铟镓硒的晶体缺陷比LTPS和IGZO更少，因此可以使薄膜晶体管的迁移率更高(可达300cm2·V-1·s-1以上)，使得薄膜晶体管的开关速度更快，有利于进一步提高显示装置的分辨率。
在一种可能的实现方式中，源极接触区261、漏极接触区263和有源区262的铜含量、硒含量均相等。即有源层26中各处的铜含量相等、硒含量相等，这时铜铟镓硒为本征半导体材料。源极接触区261、漏极接触区263和有源区262中的铟含量和镓含量可以相等也可以不相等。
在另一种可能的实现方式中，源极接触区的铜含量和漏极接触区的铜含量可以大于有源区的铜含量，源极接触区、漏极接触区和有源区的硒含量均相等，即源极接触区和漏极接触区为富铜区域，而有源层中各处的硒含量相等，此时源极接触区和漏极接触区中作为受主的铜含量较高，得到的是p型薄膜晶体管，适用于需要设置p型薄膜晶体管的场合。在p型薄膜晶体管中，源极接触区261、漏极接触区263和有源区262中的铟含量和镓含量可以相等也可以不相等。
在另一种可能的实现方式中，源极接触区的硒含量和漏极接触区的硒含量可以小于有源区的硒含量，源极接触区、漏极接触区和有源区的铜含量均相等，即源极接触区和漏极接触区为贫硒区域，而有源层中各处的铜含量相等，此时源极接触区和漏极接触区中作为施主的硒含量较高，得到的是n型薄膜晶体管，适用于需要设置n型薄膜晶体管的场合。在n型薄膜晶体管中，源极接触区、漏极接触区和有源区中的铟含量和镓含量可以相等也可以不相等。
可选地，有源层的厚度可以为300A～1800A。
实现时，基板11和基板21均可以为透明基板，例如衬底基板、玻璃基板等。
可选地，栅极可以采用Cu、Al、Ti、Mo或Mo基复合材料，Mo基复合材料可以是AlNd/Mo或Mo/AlNd/Mo，Mo和Mo基复合材料具有较好的热稳定性，物理、化学性能稳定，而且具有较低的电阻率。栅极的厚度可以为2000A～4000A。
可选地，源极和漏极均可以采用Cu、Cu合金或Cu基复合材料制成，Cu基复合材料可以是Cu/MoNd，Cu、Cu合金、Cu基复合材料具有较好的热稳定性，物理、化学性能稳定，而且具有较低的电阻率，而且源极和漏极中的Cu便于在后续过程中提高有源层中与源极和漏极接触的区域中的铜含量，方便制作p型薄膜晶体管。源极和漏极的厚度可以为2000A～4000A。
图3是本发明实施例提供的一种薄膜晶体管的制作方法流程图，该方法可以用于制作图1所示的底栅结构的薄膜晶体管，如图3所示，该制作方法包括：
S11：在基板上形成栅极。
如图4所示，在基板31上形成有栅极33。
实现时，基板31可以为透明基板，例如玻璃基板等。
栅极33的形成可以包括如下步骤：
步骤一：在基板上形成栅极材料膜层。
可选地，栅极材料膜层可以是Cu、Al、Ti、Mo或Mo基复合材料，Mo基复合材料可以是AlNd/Mo或Mo/AlNd/Mo，Mo和Mo基复合材料具有较好的热稳定性，物理、化学性能稳定，而且具有较低的电阻率。
栅极材料膜层可以采用例如PVD(英文：Physical Vapor Deposition，中文：物理气相沉积)的方法进行制作。
栅极材料膜层的厚度可以为2000A～4000A。
步骤二：对栅极材料膜层进行图形化处理，以制作出栅极。
对栅极材料膜层进行图形化处理可以包括在栅极材料膜层上依次进行以下操作：涂覆光刻胶、曝光、显影、刻蚀，图形化处理过程可以与常规的图形化处理过程相同，此处不详述。
S12：在栅极上形成第一绝缘层。
如图5所示，在栅极33上覆盖有第一绝缘层32。
第一绝缘层32可以为SiNx、SiONx、SiOx中的任意一种或几种。SiNx、SiONx、SiOx具有良好的绝缘性且材料透明，使得制作出的薄膜晶体管更适宜应用于显示装置中，例如显示面板等。
第一绝缘层32也可以采用PVD的方法进行制作。
S13：在第一绝缘层上形成有源层。
其中，有源层采用铜铟镓硒材料制成。
如图6所示，第一绝缘层32上形成有有源层36，其中有源层36包括相互间隔的源极接触区361和漏极接触区363以及连接源极接触区361和漏极接触区363的有源区362，源极接触区361和漏极接触区363用于分别与后续步骤中制作的源极和漏极接触。
有源层的制作具体可以包括如下步骤：
步骤一：在形成有第一绝缘层的基板上形成铜铟镓硒膜层。
实现时，可以以铜(Cu)、铟(In)、镓(Ga)、硒(Se)为靶材，采用磁控溅射的方式在第一绝缘层上制作出铜铟镓硒膜层。
可选地，形成的铜铟镓硒膜层的厚度可以为300A～1800A。
步骤二：图形化处理该铜铟镓硒膜层，得到有源层。
具体可以包括在铜铟镓硒膜层上依次涂覆光刻胶、曝光、显影、刻蚀，图形化处理过程可以与常规的图形化处理过程相同，此处不详述。
S14：在有源层上形成源极和漏极。
在有源层上形成源极和漏极后的结构可以参照图1。
源极和漏极的制作具体可以包括如下步骤：
步骤一：在第一绝缘层和有源层上形成源漏极材料膜层。
可选地，源漏极材料膜层可以是Cu、Cu合金或Cu基复合材料，Cu基复合材料可以是Cu/MoNd，Cu、Cu合金、Cu基复合材料具有较好的热稳定性，物理、化学性能稳定，而且具有较低的电阻率，而且源漏极材料膜层中的Cu便于在后续过程中提高有源层中与源极和漏极接触的区域中的铜含量，方便制作p型薄膜晶体管。
源漏极材料膜层也可以采用PVD的方法进行制作。
步骤二：对源漏极材料膜层进行图形化处理，以制作出源极和漏极。
具体可以包括在源漏极材料膜层上依次涂覆光刻胶、曝光、显影、刻蚀，图形化处理过程可以与常规的图形化处理过程相同，此处不详述。
通过刻蚀，形成相互分离的源极和漏极，源极的部分区域覆盖在有源层的部分区域上，漏极的部分区域覆盖在有源层的另一部分区域上，且刻蚀后有源层的连接在源极接触区和漏极接触区之间的有源区被暴露出来。有源区在栅极所在平面上的正投影位于栅极内。
通过上述方法制得的薄膜晶体管的有源层中源极接触区的铜含量和漏极接触区的铜含量相等，源极接触区的硒含量和漏极接触区的硒含量相等，这时铜铟镓硒为本征半导体材料。
当图1所示薄膜晶体管为p型薄膜晶体管时，步骤S14中制作的源极和漏极中均含有铜，在S14之后，该制作方法还可以包括：
对形成有源极和漏极的基板进行退火处理，使源极中的铜扩散至源极接触区并使漏极中的铜扩散至漏极接触区。
实现时，可以在氮气气氛下进行退火，退火温度可以为400℃～600℃，退火时间可以为30min～90min。通过对形成有源极和漏极的基板进行退火，铜在较高的温度下发生热扩散，源极中的铜向源极接触区扩散，漏极中的铜向漏极接触区扩散，铟在较高温度下热运动加剧，部分铟会离开原来的晶格位置而留下空位被铜取代，从而了提高源极接触区和漏极接触区中的铜含量，使源极接触区和漏极接触区中的铜含量高于有源区中的铜含量。退火后源极接触区和漏极接触区成为富铜区域，源极接触区和漏极接触区中作为受主的铜含量较高，从而制作出p型薄膜晶体管，适用于需要设置p型薄膜晶体管的场合。
可选地，在步骤S14之前，该制作方法还可以包括：
对有源层进行硒化处理。
铜铟镓硒膜层中的硒较容易挥发，在S13中制作的铜铟镓硒膜层，硒的含量较低，通过在S14之前对铜铟镓硒膜层进行硒化处理，可以提高铜铟镓硒膜层中的硒的含量，改善铜铟镓硒膜层的性质，使薄膜晶体管具有更高的迁移率。
当图1所示薄膜晶体管为n型薄膜晶体管时，在S14之后，该制作方法还可以包括：
对有源区进行硒化处理。
在S13中制作的铜铟镓硒膜层，硒的含量较低，通过在S14之后对铜铟镓硒膜层进行硒化处理，可以提高有源区中的硒含量，改善有源区的性质，使薄膜晶体管具有更高的迁移率。同时由于在源极接触区和漏极接触区已经制作出了源极和漏极，因此硒化处理后只有暴露出来的有源区中的硒的含量被提高，而源极接触区和漏极接触区中的硒含量保持不变，源极接触区和漏极接触区中的硒含量低于有源区中的硒含量。在硒化处理后，源极接触区和漏极接触区成为贫硒区域，有源区中作为施主的硒含量较高，从而制作出n型薄膜晶体管，适用于需要设置n型薄膜晶体管的场合。
图7是本发明实施例提供的一种薄膜晶体管的制作方法流程图，该方法可以用于制作图2所示的顶栅结构的薄膜晶体管，如图7所示，该制作方法包括：
S21：在基板上形成有源层。
其中，有源层采用铜铟镓硒材料制成。
如图8所示，基板41上形成有有源层46，其中有源层46包括相互间隔的源极接触区461和漏极接触区463以及连接源极接触区461和漏极接触区463的有源区462，源极接触区461和漏极接触区463用于分别与后续步骤中制作的源极和漏极接触。
实现时，基板可以为透明基板，例如衬底基板、玻璃基板等。
有源层的制作具体可以包括如下步骤：
步骤一：在基板上形成铜铟镓硒膜层。
实现时，可以以铜(Cu)、铟(In)、镓(Ga)、硒(Se)为靶材，采用磁控溅射的方式在第一绝缘层上制作出铜铟镓硒膜层。
可选地，形成的铜铟镓硒膜层的厚度可以为300A～1800A。
步骤二：图形化处理该铜铟镓硒膜层，得到有源层。
具体可以包括在铜铟镓硒膜层上依次涂覆光刻胶、曝光、显影、刻蚀，图形化处理过程可以与常规的图形化处理过程相同，此处不详述。
S22：在有源层上形成源极和漏极。
如图9所示，源极44的部分区域覆盖在源极接触区461上，漏极45的部分区域覆盖在漏极接触区463上。
实现时，步骤S22可以与前述的步骤S14相同，此处不详述。
S23：在有源层、源极和漏极上形成第二绝缘层。
如图10所示，第二绝缘层42覆盖在有源层46、源极44和漏极45上。
第二绝缘层可以为SiNx、SiONx、SiOx中的任意一种或几种。SiNx、SiONx、SiOx具有良好的绝缘性且材料透明，使得制作出的薄膜晶体管更适宜应用于显示装置中，例如显示面板等。
第二绝缘层也可以采用PVD的方法进行制作。
S24：在第二绝缘层上形成栅极。
形成栅极后的结构可以参照图2。
实现时，步骤S24可以与前述的步骤S11相同，此处不详述。
通过上述方法制得的薄膜晶体管的有源层中源极接触区的铜含量和漏极接触区的铜含量相等，源极接触区的硒含量和漏极接触区的硒含量相等，这时铜铟镓硒为本征半导体材料。
当图2所示薄膜晶体管为p型薄膜晶体管时，步骤S22中制作的源极和漏极中均含有铜，在S22之后，该制作方法还可以包括：
对形成有源极和漏极的基板进行退火处理，使源极中的铜扩散至源极接触区并使漏极中的铜扩散至漏极接触区。
该过程与前述的制作图1所示结构的p型薄膜晶体管时的退火过程相同，此处不详述。
可选地，在步骤S22之前，该制作方法还可以包括：
对有源层进行硒化处理。
该过程与前述的制作图1所示结构的p型薄膜晶体管时的硒化处理过程相同，此处不详述。
当图2所示薄膜晶体管为n型薄膜晶体管时，在S22之后，该制作方法还可以包括：
对有源区进行硒化处理。
该过程与前述的制作图1所示结构的n型薄膜晶体管时的硒化处理过程相同，此处不详述。
本发明实施例还提供了一种阵列基板，该阵列基板包括基板和设置在基板上的多个薄膜晶体管，多个薄膜晶体管中至少包括前述的任意一种薄膜晶体管。
实现时，多个薄膜晶体管中可以包括图1所示的底栅结构的薄膜晶体管、图2所示的顶栅结构的薄膜晶体管、双栅结构的薄膜晶体管中的至少一种，且多个薄膜晶体管中既可以包括n型薄膜晶体管，也可以包括p型薄膜晶体管，也可以包括有源层为铜铟镓硒本征半导体材料制成的薄膜晶体管。
可选地，阵列基板还可以包括多根栅线，多根栅线平行间隔布置在基板上，每根栅线与多个薄膜晶体管连接，以通过栅线同时控制多个薄膜晶体管的通断。示例性地，薄膜晶体管的栅极可以与栅线连接，此外，也可以以栅线的一部分作为栅极。
图11是本发明实施例提供的一种阵列基板的局部结构示意图，该阵列基板的栅线的一部分作为薄膜晶体管的栅极。如图11所示，薄膜晶体管设置在基板51上，基板51具有相对的第一表面51a和第二表面52b，薄膜晶体管设置在第一表面51a。栅线531和公共电极线572沿平行于基板51的方向交替间隔排列在第一表面51a上。栅线531、公共电极线572所在层上覆盖有第一绝缘层52，薄膜晶体管的有源层56、源极54和漏极55设置在第一绝缘层52上，且有源层56位于栅线531的正上方。
在有源层56、源极54和漏极55所在层上还覆盖有钝化层58。钝化层58可以为SiNx、SiONx、SiOx中的任意一种或几种。
钝化层58上还可以设置有像素电极591，其中像素电极591可以通过过孔591a与薄膜晶体管的源极54或漏极55中的一个连接(本实施例以第一电极591与源极54连接为例)。
可选地，图11所示的阵列基板还包括公共电极线572，公共电极线572与栅线531同层设置，且在平行于基板51的方向上平行布置。公共电极线572通过过孔592a与公共电极592连接。
像素电极591和公共电极592均可以采用透明导电材料制作，例如ITO(英文：Indium tin oxide，中文：氧化铟锡)。
需要说明的是，图11所示的阵列基板的结构仅为举例，在实际设置时阵列基板还可以包括有其他结构，例如还可以包括多条数据线，数据线可以与薄膜晶体管的源极或漏极中的一个连接。
本发明实施例还提供了一种显示装置，该显示装置可以包括前述的任一种阵列基板。
实现时，显示装置可以是液晶显示装置，也可以是有机发光二极管显示装置。
本发明实施例提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种薄膜晶体管，其特征在于，所述薄膜晶体管的有源层采用铜铟镓硒材料制成。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管的有源层包括与源极接触的源极接触区、与漏极接触的漏极接触区、连接所述源极接触区和所述漏极接触区的有源区，所述源极接触区、所述漏极接触区和所述有源区的铜含量、硒含量均相等。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管的有源层包括与源极接触的源极接触区、与漏极接触的漏极接触区、连接所述源极接触区和所述漏极接触区的有源区，所述源极接触区的硒含量和所述漏极接触区的硒含量小于所述有源区的硒含量，所述源极接触区、所述漏极接触区和所述有源区的铜含量均相等。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管的有源层包括与源极接触的源极接触区、与漏极接触的漏极接触区、连接所述源极接触区和所述漏极接触区的有源区，所述源极接触区的铜含量和所述漏极接触区的铜含量大于所述有源区的铜含量，所述源极接触区、所述漏极接触区和所述有源区的硒含量均相等。
5.一种薄膜晶体管的制作方法，其特征在于，所述制作方法包括：
在基板上形成铜铟镓硒膜层；
图形化处理所述铜铟镓硒膜层，得到有源层。
6.根据权利要求5所述的制作方法，其特征在于，所述制作方法还包括：
在所述有源层上形成源极和漏极，所述有源层包括与所述源极接触的源极接触区、与所述漏极接触的漏极接触区、连接所述源极接触区和所述漏极接触区的有源区；
对所述有源区进行硒化处理。
7.根据权利要求5所述的制作方法，其特征在于，所述制作方法还包括：
在所述有源层上形成源极和漏极，所述源极和所述漏极中含有铜，所述有源层包括与所述源极接触的源极接触区、与所述漏极接触的漏极接触区、连接所述源极接触区和所述漏极接触区的有源区；
对形成有所述源极和所述漏极的基板进行退火处理，使所述源极中的铜扩散至所述源极接触区并使所述漏极中的铜扩散至所述漏极接触区。
8.根据权利要求7所述的制作方法，其特征在于，所述制作方法还包括：
在所述有源层上形成源极和漏极之前，对所述有源层进行硒化处理。
9.一种阵列基板，其特征在于，所述阵列基板包括如权利要求1～4任一项所述的薄膜晶体管。
10.一种显示装置，其特征在于，所述显示装置包括如权利要求9所述的阵列基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810738924.XA CN108933180B (zh) | 2018-07-06 | 2018-07-06 | 薄膜晶体管及其制作方法、阵列基板及显示装置 |
| US16/446,744 US11011645B2 (en) | 2018-07-06 | 2019-06-20 | Thin film transistor and manufacturing method thereof, array substrate and display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810738924.XA CN108933180B (zh) | 2018-07-06 | 2018-07-06 | 薄膜晶体管及其制作方法、阵列基板及显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108933180A true CN108933180A (zh) | 2018-12-04 |
| CN108933180B CN108933180B (zh) | 2021-09-03 |
Family
ID=64447845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810738924.XA Active CN108933180B (zh) | 2018-07-06 | 2018-07-06 | 薄膜晶体管及其制作方法、阵列基板及显示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11011645B2 (zh) |
| CN (1) | CN108933180B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1499649A (zh) * | 2002-11-06 | 2004-05-26 | 松下电器产业株式会社 | 电子器件及其制造方法 |
| KR20090043264A (ko) * | 2007-10-29 | 2009-05-06 | 엘지전자 주식회사 | Ｃｉ（ｇ）ｓ 박막트랜지스터의 제조방법 및 이에 따라제조되는 ｃｉ（ｇ）ｓ 박막트랜지스터 |
| CN105261636A (zh) * | 2015-11-05 | 2016-01-20 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、其制备方法、阵列基板及显示装置 |
| CN105576038A (zh) * | 2016-01-12 | 2016-05-11 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9170228B2 (en) * | 2007-06-08 | 2015-10-27 | Bharath R. Takulapalli | Nano structured field effect sensor and methods of forming and using same |
| US8236599B2 (en) * | 2009-04-09 | 2012-08-07 | State of Oregon acting by and through the State Board of Higher Education | Solution-based process for making inorganic materials |
| CN108389893A (zh) * | 2011-12-01 | 2018-08-10 | 伊利诺伊大学评议会 | 经设计以经历可编程转变的瞬态器件 |
| US9859450B2 (en) * | 2016-08-01 | 2018-01-02 | Solar-Tectic, Llc | CIGS/silicon thin-film tandem solar cell |
-
2018
- 2018-07-06 CN CN201810738924.XA patent/CN108933180B/zh active Active
-
2019
- 2019-06-20 US US16/446,744 patent/US11011645B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1499649A (zh) * | 2002-11-06 | 2004-05-26 | 松下电器产业株式会社 | 电子器件及其制造方法 |
| KR20090043264A (ko) * | 2007-10-29 | 2009-05-06 | 엘지전자 주식회사 | Ｃｉ（ｇ）ｓ 박막트랜지스터의 제조방법 및 이에 따라제조되는 ｃｉ（ｇ）ｓ 박막트랜지스터 |
| CN105261636A (zh) * | 2015-11-05 | 2016-01-20 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、其制备方法、阵列基板及显示装置 |
| CN105576038A (zh) * | 2016-01-12 | 2016-05-11 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板和显示装置 |
Non-Patent Citations (2)
| Title |
|---|
| YU-JEN HSIAO ET AL: ""Bifacial CIGS (11% Efficiency)/Si Solar Cells by Cd-free and Sodium-free Green Process Integrated with CIGS TFTs"", 《2011 INTERNATIONAL ELECTRON DEVICES MEETING》 * |
| 韩俊峰等: "《薄膜化合物太阳能电池》", 30 September 2017, 北京理工大学出版社 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US11011645B2 (en) | 2021-05-18 |
| CN108933180B (zh) | 2021-09-03 |
| US20200013902A1 (en) | 2020-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10013124B2 (en) | Array substrate, touch screen, touch display device, and fabrication method thereof | |
| CN107331669B (zh) | Tft驱动背板的制作方法 | |
| CN105702623B (zh) | Tft阵列基板的制作方法 | |
| US10707236B2 (en) | Array substrate, manufacturing method therefor and display device | |
| US10741787B2 (en) | Display back plate and fabricating method for the same, and display device | |
| WO2016041304A1 (zh) | 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置 | |
| JP2019511831A (ja) | Ｔｆｔアレイ基板及びその製造方法、表示装置 | |
| US9748276B2 (en) | Thin film transistor and method of manufacturing the same, array substrate and display device | |
| JP2019511831A5 (zh) | ||
| WO2018010214A1 (zh) | 金属氧化物薄膜晶体管阵列基板的制作方法 | |
| WO2015100935A1 (zh) | 阵列基板及其制造方法、以及显示装置 | |
| CN104465783A (zh) | 薄膜晶体管及其制造方法 | |
| US9437742B2 (en) | Thin film transistor, manufacturing method thereof and array substrate | |
| WO2019061813A1 (zh) | Esl型tft基板及其制作方法 | |
| US9704998B2 (en) | Thin film transistor and method of manufacturing the same, display substrate, and display apparatus | |
| WO2018223476A1 (zh) | 铟镓锌氧化物薄膜晶体管的制作方法 | |
| CN103531640A (zh) | 薄膜晶体管、阵列基板及其制造方法和显示装置 | |
| CN110233156A (zh) | 薄膜晶体管基板的制作方法及薄膜晶体管基板 | |
| CN105576017B (zh) | 一种基于氧化锌薄膜的薄膜晶体管 | |
| CN106356306A (zh) | 顶栅型薄膜晶体管的制作方法及顶栅型薄膜晶体管 | |
| CN106449655A (zh) | 薄膜晶体管阵列基板及其制作方法 | |
| KR102148957B1 (ko) | 표시 기판 및 표시 기판의 제조 방법 | |
| EP2936547A1 (en) | Metal oxide tft with improved temperature stability | |
| CN106972063B (zh) | 金属氧化物薄膜晶体管的制作方法 | |
| US9685463B2 (en) | Array substrate, its manufacturing method, display panel and display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |