CN108878418A - 半导体装置、检测器件发热的方法及制造方法 - Google Patents

半导体装置、检测器件发热的方法及制造方法 Download PDF

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Abstract

本发明公开了一种半导体装置、检测器件发热的方法及制造方法，涉及半导体技术领域。该半导体装置包括：衬底，该衬底包括邻接的基区和集电区；在该衬底上的多个鳍片，该多个鳍片至少包括：在基区之上的隔离开的第一鳍片和第二鳍片；其中，第一鳍片包括与基区邻接的发射区；第二鳍片包括与基区邻接的第一区域；在第二鳍片上的第一栅极结构；以及分别在该第一栅极结构两侧且至少部分的位于第一区域中的第一源极和第一漏极。本发明提供了一种半导体装置，可以基于该半导体装置实现对器件发热情况的检测。

Description

半导体装置、检测器件发热的方法及制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置、检测器件发热的方法及制造方法。
背景技术
随着MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)器件的尺寸逐渐减小，短沟道效应(the short channel effect，简称为SCE)成为一个关键问题。FINFET(Fin Field Effect Transistor，鳍片式场效应晶体管)器件对沟道电荷显示出比较好的栅极控制能力，从而可以进一步缩小CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件的尺寸。
然而，在3D(三维)器件中，由于比较窄的鳍片结构导致在鳍片中有比较差的热耗散，这将造成在FINFET器件中产生严重的自热(即自身发热)问题。而器件的可靠性将会受到自热效应的影响。自热将会导致器件的温度增加，而且由于晶格振动导致的电荷载流子的迁移率下降，将会导致驱动电流将会减小，漏电流增加，从而导致器件性能下降。目前，对自热效应的检测是一个比较大的挑战。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
根据本发明的第一方面，提供了一种半导体装置，包括：衬底，所述衬底包括邻接的基区和集电区；在所述衬底上的多个鳍片，所述多个鳍片至少包括：在所述基区之上的隔离开的第一鳍片和第二鳍片；其中，所述第一鳍片包括与所述基区邻接的发射区；所述第二鳍片包括与所述基区邻接的第一区域；在所述第二鳍片上的第一栅极结构；以及分别在所述第一栅极结构两侧且至少部分的位于所述第一区域中的第一源极和第一漏极。
在一个实施例中，所述集电区和所述发射区的导电类型分别与所述基区的导电类型相反；所述第一区域的导电类型与所述基区的导电类型相同。
在一个实施例中，所述半导体装置还包括：在所述第二鳍片上的第一伪栅极结构和至少部分的位于所述第一区域中的第一电极；其中，所述第一电极和所述第一栅极结构分别在所述第一伪栅极结构的两侧，所述第一伪栅极结构相比所述第一栅极结构更接近所述第一鳍片。
在一个实施例中，所述第二鳍片、所述第一栅极结构、所述第一源极和所述第一漏极一起作为第一MOS器件；其中，所述第一伪栅极结构被施加第一电位且所述衬底被施加第二电位以将所述第一MOS器件与所述基区电性隔离。
在一个实施例中，所述第一区域的导电类型为N型，则所述第一电位大于或等于所述第二电位；或者，所述第一区域的导电类型为P型，则所述第一电位小于或等于所述第二电位。
在一个实施例中，所述多个鳍片还包括：在所述集电区之上的第三鳍片，其中，所述第三鳍片包括与所述集电区邻接的第二区域，所述第二区域的导电类型与所述集电区的导电类型相同；所述半导体装置还包括：至少部分的在所述发射区中的第二电极，以及至少部分的在所述第二区域中的第三电极。
在一个实施例中，所述多个鳍片还包括：在所述基区之上的与所述第一鳍片隔离开的第四鳍片，所述第四鳍片包括与所述基区邻接的第三区域，所述第三区域的导电类型与所述基区的导电类型相同；所述半导体装置还包括：在所述第四鳍片上的第二栅极结构，分别在所述第二栅极结构两侧且至少部分的位于所述第三区域中的第二源极和第二漏极；在所述第四鳍片上的第二伪栅极结构和至少部分的位于所述第三区域中的第四电极；其中，所述第四电极和所述第二栅极结构分别在所述第二伪栅极结构的两侧，所述第二伪栅极结构相比所述第二栅极结构更接近所述第一鳍片。
在一个实施例中，所述第四鳍片、所述第二栅极结构、所述第二源极和所述第二漏极一起作为第二MOS器件；其中，所述第二伪栅极结构被施加第三电位且所述衬底被施加所述第二电位以将所述第二MOS器件与所述基区电性隔离。
在一个实施例中，所述第三区域的导电类型为N型，则所述第三电位大于或等于所述第二电位；或者，所述第三区域的导电类型为P型，则所述第三电位小于或等于所述第二电位。
在一个实施例中，所述第一电位等于所述第三电位。
在一个实施例中，所述半导体装置还包括：在所述衬底上且将所述第一鳍片和所述第二鳍片隔离开的第一沟槽隔离部；以及在所述衬底上且将所述第一鳍片和所述第四鳍片隔离开的第二沟槽隔离部。
在一个实施例中，所述半导体装置还包括：在所述多个鳍片周围的第三沟槽隔离部，其中所述第三沟槽隔离部的深度范围为至
在一个实施例中，所述半导体装置还包括：在所述第一沟槽隔离部、所述第二沟槽隔离部和所述第三沟槽隔离部之上的层间电介质层。
在上述实施例中，提供了一种半导体装置。在该半导体装置中，基区、发射区和集电区可以一起作为BJT器件，第二鳍片、第一栅极结构、第一源极和第一漏极一起作为第一MOS器件。该第一MOS器件在工作(即导通)时产生的热量通过衬底传导到该BJT器件，该BJT器件接收到该热量后，其温度将发生变化，而BJT器件的基区与发射区之间的电压VBE对温度是很敏感的，因此可以在第一MOS器件不工作和工作情况下分别测试BJT器件的电压VBE随环境温度的变化曲线，并通过比较这两种变化曲线来得到第一MOS器件的自身发热程度。
根据本发明的第二方面，提供了一种检测器件发热的方法，包括：在有源器件不工作的情况下，检测并获得BJT器件的基区与发射区的电压随环境温度变化的基准曲线；其中，所述BJT器件与所述有源器件邻接；在所述有源器件工作的情况下，检测并获得所述BJT器件的基区与发射区的电压随环境温度变化的测试曲线；以及比较所述测试曲线和所述基准曲线，获得所述测试曲线偏离所述基准曲线的程度，从而获得所述有源器件的发热程度。
在一个实施例中，所述BJT器件通过其基区与所述有源器件相连；所述有源器件为MOS器件。
在一个实施例中，在检测并获得所述基准曲线之前，所述方法还包括：将所述有源器件与所述BJT器件的基区电性隔离。
在一个实施例中，基于前面所述的半导体装置实施所述检测器件发热的方法，所述有源器件为所述第一MOS器件，将所述有源器件与所述BJT器件的基区电性隔离的步骤包括：对所述第一伪栅极结构施加第一电位且对所述衬底施加第二电位以将所述第一MOS器件与所述基区电性隔离。
在一个实施例中，将所述第一MOS器件与所述基区电性隔离的步骤包括：若所述第一区域的导电类型为N型，则设置所述第一电位大于或等于所述第二电位；或者，若所述第一区域的导电类型为P型，则设置所述第一电位小于或等于所述第二电位。
在一个实施例中，所述有源器件包括多个；检测并获得所述基准曲线的步骤包括：在所述多个有源器件均不工作的情况下，检测并获得所述基区与所述发射区之间的基准电压总值；以及根据所述基准电压总值计算基准电压平均值，获得所述基准电压平均值随环境温度变化的曲线作为所述基准曲线；检测并获得所述测试曲线的步骤包括：在所述多个有源器件均工作的情况下，检测并获得所述基区与所述发射区之间的测试电压总值；以及根据所述测试电压总值计算测试电压平均值，获得所述测试电压平均值随环境温度变化的曲线作为所述测试曲线。
在上述检测器件发热的方法中，通过分别检测并获得在有源器件在不工作和工作情况下的BJT的基区和发射区的电压VBE随环境温度的变化曲线，即分别是基准曲线和测试曲线，然后比较这两条曲线，获得有源器件工作情况下的测试曲线偏离基准曲线的程度，从而得到有源器件的发热情况。
根据本发明的第三方面，提供了一种半导体装置的制造方法，提供半导体结构，所述半导体结构包括：衬底，所述衬底包括邻接的基区和集电区；在所述衬底上的多个鳍片，所述多个鳍片至少包括：在所述基区之上的隔离开的第一鳍片和第二鳍片；其中，所述第一鳍片包括与所述基区邻接的发射区；所述第二鳍片包括与所述基区邻接的第一区域；在所述第二鳍片上形成第一初始栅极结构；分别在所述第一初始栅极结构两侧形成至少部分的位于所述第一区域中的第一源极和第一漏极；在形成所述第一初始栅极结构后的半导体结构上形成层间电介质层，所述层间电介质层露出所述第一初始栅极结构的上表面；以及去除所述第一初始栅极结构以形成第一凹口；以及在所述第一凹口中形成第一栅极结构。
在一个实施例中，所述集电区和所述发射区的导电类型分别与所述基区的导电类型相反；所述第一区域的导电类型与所述基区的导电类型相同。
在一个实施例中，在形成所述第一初始栅极结构的过程中，还在所述第二鳍片上形成了与所述第一初始栅极结构间隔开的第二初始栅极结构，所述第二初始栅极结构相比所述第一初始栅极结构更接近所述第一鳍片；在形成所述第一源极和所述第一漏极的过程中，还形成至少部分的位于所述第一区域中的第一电极，其中，所述第一电极和所述第一初始栅极结构分别在所述第二初始栅极结构的两侧；在形成所述层间电介质层的过程中，所述层间电介质层还露出所述第二初始栅极结构的上表面；在形成所述第一凹口的过程中，还去除了所述第二初始栅极结构以形成第二凹口；在形成所述第一栅极结构的过程中，还在所述第二凹口中形成了第一伪栅极结构。
在一个实施例中，在提供半导体结构的步骤中，所述多个鳍片还包括：在所述集电区之上的第三鳍片，其中，所述第三鳍片包括与所述集电区邻接的第二区域，所述第二区域的导电类型与所述集电区的导电类型相同；在形成所述第一电极的过程中，还形成至少部分的在所述发射区中的第二电极以及至少部分的在所述第二区域中的第三电极。
在一个实施例中，在提供半导体结构的步骤中，所述多个鳍片还包括：在所述基区之上的与所述第一鳍片隔离开的第四鳍片，所述第四鳍片包括与所述基区邻接的第三区域，所述第三区域的导电类型与所述基区的导电类型相同；在形成所述第一初始栅极结构的过程中，还在所述第四鳍片上形成间隔开的第三初始栅极结构和第四初始栅极结构，所述第四初始栅极结构相比所述第三初始栅极结构更接近所述第一鳍片；在形成所述第一源极和第一漏极的过程中，还分别在所述第三初始栅极结构两侧形成至少部分的位于所述第三区域中的第二源极和第二漏极，以及形成至少部分的位于所述第三区域中的第四电极，其中，所述第四电极和所述第三初始栅极结构分别在所述第四初始栅极结构的两侧。
在一个实施例中，在形成所述层间电介质层的步骤中，所述层间电介质层还露出所述第三初始栅极结构和所述第四初始栅极结构的上表面；在形成所述第一凹口的过程中，还去除所述第三初始栅极结构和所述第四初始栅极结构以分别形成第三凹口和第四凹口；在形成所述第一栅极结构的过程中，还在所述第三凹口中形成第二栅极结构以及在所述第四凹口中形成第二伪栅极结构。
在一个实施例中，在提供半导体结构的步骤中，所述半导体结构还包括：在所述衬底上且将所述第一鳍片和所述第二鳍片隔离开的第一沟槽隔离部；以及在所述衬底上且将所述第一鳍片和所述第四鳍片隔离开的第二沟槽隔离部。
在一个实施例中，在提供半导体结构的步骤中，所述半导体结构还包括：在所述多个鳍片周围的第三沟槽隔离部，其中所述第三沟槽隔离部的深度范围为至其中，所述层间电介质层形成在所述第一沟槽隔离部、所述第二沟槽隔离部和所述第三沟槽隔离部之上。
上述实施例提供了一种半导体装置的制造方法。通过上述制造方法可以形成相邻的MOS器件和BJT器件，从而可以利用BJT器件来检测MOS器件的发热情况。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A是示意性地示出根据本发明一个实施例的半导体装置的俯视图。
图1B是示意性地示出根据图1A中的半导体装置沿着线A-A’截取的结构的横截面图。
图1C是示意性地示出根据图1A中的半导体装置沿着线B-B’截取的结构的横截面图。
图2是示出根据本发明一个实施例的检测器件发热的方法的流程图。
图3是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图4A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构沿着鳍片的延伸方向截取的横截面图。
图4B是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构沿着垂直于鳍片的延伸方向截取的横截面图。
图5是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构沿着鳍片的延伸方向截取的横截面图。
图6A是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构沿着鳍片的延伸方向截取的横截面图。
图6B是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构沿着垂直于鳍片的延伸方向截取的横截面图。
图7是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构沿着鳍片的延伸方向截取的横截面图。
图8是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构沿着鳍片的延伸方向截取的横截面图。
图9是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构沿着鳍片的延伸方向截取的横截面图。
图10是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构沿着鳍片的延伸方向截取的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1A是示意性地示出根据本发明一个实施例的半导体装置的俯视图。图1B是示意性地示出根据图1A中的半导体装置沿着线A-A’截取的结构的横截面图。图1C是示意性地示出根据图1A中的半导体装置沿着线B-B’截取的结构的横截面图。下面结合图1A、图1B和图1C详细描述根据本发明一个实施例的半导体装置的结构。
如图1C所示，该半导体装置可以包括衬底10，该衬底10包括邻接的基区101和集电区103。该集电区103的导电类型与该基区101的导电类型相反(例如，基区的导电类型为N型，集电区的导电类型为P型；或者基区的导电类型为P型，集电区的导电类型为N型)。
如图1A、图1B和图1C所示，该半导体装置还可以包括：在衬底10上的多个鳍片。该多个鳍片至少包括：在基区101之上的隔离开的第一鳍片21和第二鳍片22。其中，该第一鳍片21可以包括与基区101邻接的发射区102。该发射区102的导电类型与该基区101的导电类型相反(例如，基区的导电类型为N型，发射区的导电类型为P型；或者基区的导电类型为P型，发射区的导电类型为N型)。该第二鳍片22可以包括与基区101邻接的第一区域201。可选地，该第一区域201的导电类型与该基区101的导电类型相同(例如均为N型或均为P型)。
如图1A和图1B所示，该半导体装置还可以包括：在第二鳍片22上的第一栅极结构31，以及分别在第一栅极结构31两侧且至少部分的位于第一区域201中的第一源极511和第一漏极512。例如，该第一栅极结构31可以包括在第二鳍片22表面上的第一栅极绝缘物层(例如二氧化硅)311和在第一栅极绝缘物层311上的第一栅极312。该第一栅极312的材料可以包括：多晶硅或者诸如钨的金属。在一个实施例中，该第一栅极结构31还可以包括在第一栅极绝缘物层311与第一栅极312之间的功函数金属层(图中未示出)。在该实施例中，第二鳍片22、第一栅极结构31、第一源极511和第一漏极512可以一起作为第一MOS器件61。
在上述实施例中，基区101、发射区102和集电区103可以一起作为BJT(BipolarJunction Transistor，双极结型晶体管)器件，其中，第一MOS器件在工作(即导通)时产生的热量通过衬底传导到该BJT器件(该BJT器件作为热量检测器件)，该BJT器件接收到该热量后，其温度将发生变化，而BJT器件的基区与发射区之间的电压VBE对温度是很敏感的，因此可以在第一MOS器件不工作和工作情况下分别测试BJT器件的电压VBE随环境温度的变化曲线，并通过比较这两种变化曲线来得到第一MOS器件的自身发热程度。
例如，在第一MOS器件不导通的情况下，检测并获得基区与发射区之间的电压VBE随环境温度变化的第一基准曲线；在第一MOS器件导通的情况下，检测并获得基区与发射区之间的电压VBE随环境温度变化的第一测试曲线；然后比较该第一测试曲线和该第一基准曲线，获得该第一测试曲线偏离该第一基准曲线的程度，从而获得第一MOS器件的发热程度。其中，若第一测试曲线偏离第一基准曲线越多，则表明第一MOS器件自身发热越多。
在本发明的实施例中，如图1A和图1B所示，该半导体装置还可以包括：在第二鳍片22上的第一伪栅极结构41和至少部分的位于第一区域201中的第一电极531。其中，该第一电极531和该第一栅极结构31分别在该第一伪栅极结构41的两侧。该第一伪栅极结构41相比该第一栅极结构31更接近第一鳍片21。该第一伪栅极结构41可以包括：在第二鳍片22表面上的第一伪栅极绝缘物层(例如二氧化硅)411和在该第一伪栅极绝缘物层411上的第一伪栅极412。该第一伪栅极412的材料可以包括：多晶硅或者诸如钨的金属。在一个实施例中，该第一伪栅极结构41还可以包括在第一伪栅极绝缘物层411与第一伪栅极412之间的功函数金属层(图中未示出)。在该实施例中，第一伪栅极结构41、第一漏极512、第一电极531以及第一漏极512与第一电极531之间的部分可以作为第一伪MOS器件。
在一些实施例中，第一伪栅极结构41被施加第一电位且衬底10(例如该衬底的基区)被施加第二电位以将第一MOS器件与基区电性隔离。该电性隔离可以减小器件之间的电性干扰。
在一个实施例中，第一区域201的导电类型为N型，则第一电位大于或等于第二电位。在该实施例中，第一区域201的导电类型为N型，则第一MOS器件为PMOS器件，第一伪MOS器件也可以作为类似的PMOS器件，通过使得第一伪栅极结构被施加的第一电位大于或等于衬底被施加的第二电位(例如第一伪栅极连接电源电压VDD)，从而关闭该第一伪MOS器件，从而将作为PMOS器件的第一MOS器件与第一电极电性隔离，从而使得第一MOS器件与基区电性隔离。
在另一个实施例中，第一区域201的导电类型为P型，则第一电位小于或等于第二电位。在该实施例中，第一区域201的导电类型为P型，则第一MOS器件为NMOS器件，第一伪MOS器件也可以作为类似的NMOS器件，通过使得第一伪栅极结构被施加的第一电位小于或等于衬底被施加的第二电位(例如第一伪栅极连接电路公共接地端电压Vss或接地)，从而关闭该第一伪MOS器件，从而将作为NMOS器件的第一MOS器件与第一电极电性隔离，从而使得第一MOS器件与基区电性隔离。
在本发明的实施例中，如图1A和图1C所示，该多个鳍片还可以包括：在集电区103之上的第三鳍片23。其中，该第三鳍片23包括与集电区103邻接的第二区域202。该第二区域202的导电类型与集电区103的导电类型相同(例如均为P型或均为N型)。如图1A、图1B和图1C所示，该半导体装置还可以包括：至少部分的在发射区102中的第二电极532，以及至少部分的在第二区域202中的第三电极533。这里，第一电极531、第二电极532和第三电极533分别作为基区101、发射区102和集电区103的引出电极。
在一个实施例中，如图1A和图1B所示，上述多个鳍片还可以包括：在基区101之上的与第一鳍片21隔离开的第四鳍片24。该第四鳍片24包括与基区101邻接的第三区域203。可选地，第三区域203的导电类型与基区101的导电类型相同(例如均为N型或均为P型)。
在一个实施例中，如图1A和图1B所示，半导体装置还可以包括：在第四鳍片24上的第二栅极结构32，以及分别在该第二栅极结构32两侧且至少部分的位于第三区域203中的第二源极521和第二漏极522。例如，该第二栅极结构32可以包括在第四鳍片24表面上的第二栅极绝缘物层(例如二氧化硅)321和在第二栅极绝缘物层321上的第二栅极322。该第二栅极322的材料可以包括：多晶硅或者诸如钨的金属。在一个实施例中，该第二栅极结构32还可以包括在第二栅极绝缘物层321与第二栅极322之间的功函数金属层(图中未示出)。在该实施例中，该第四鳍片24、第二栅极结构32、第二源极521和第二漏极522可以一起作为第二MOS器件62。该第二MOS器件与上述第一MOS器件相对第一鳍片对称设置。
在一个实施例中，如图1A和图1B所示，半导体装置还可以包括：在第四鳍片24上的第二伪栅极结构42和至少部分的位于第三区域203中的第四电极534。其中，该第四电极531和第二栅极结构32分别在该第二伪栅极结构42的两侧，该第二伪栅极结构42相比该第二栅极结构32更接近第一鳍片21。该第二伪栅极结构42可以包括：在第四鳍片24表面上的第二伪栅极绝缘物层(例如二氧化硅)421和在该第二伪栅极绝缘物层421上的第二伪栅极422。该第二伪栅极422的材料可以包括：多晶硅或者诸如钨的金属。在一个实施例中，该第二伪栅极结构42还可以包括在第二伪栅极绝缘物层421与第二伪栅极422之间的功函数金属层(图中未示出)。在该实施例中，第二伪栅极结构42、第二漏极522、第四电极534以及第二漏极522与第四电极534之间的部分可以作为第二伪MOS器件。此外，该第四电极534也作为基区101的引出电极。
在一些实施例中，该第二伪栅极结构42被施加第三电位且衬底10被施加第二电位以将第二MOS器件62与基区101电性隔离。该电性隔离可以减小器件之间的电性干扰。
在一个实施例中，该第三区域203的导电类型为N型，则第三电位大于或等于所述第二电位。在该实施例中，第三区域203的导电类型为N型，则第二MOS器件为PMOS器件，第二伪MOS器件也可以作为类似的PMOS器件，通过使得第二伪栅极结构被施加的第三电位大于或等于衬底被施加的第二电位，从而关闭该第二伪MOS器件，从而将作为PMOS器件的第二MOS器件与第四电极电性隔离，从而使得第二MOS器件与基区电性隔离。
在另一个实施例中，该第三区域203的导电类型为P型，则第三电位小于或等于第二电位。在该实施例中，第三区域203的导电类型为P型，则第二MOS器件为NMOS器件，第二伪MOS器件也可以作为类似的NMOS器件，通过使得第二伪栅极结构被施加的第三电位小于或等于衬底被施加的第二电位，从而关闭该第二伪MOS器件，从而将作为NMOS器件的第二MOS器件与第四电极电性隔离，从而使得第二MOS器件与基区电性隔离。
优选地，第一电位等于第三电位。即，使得第一伪栅极结构和第二伪栅极结构被施加相同的电位来进行电性隔离，这样方便操作。
在一些实施例中，如图1B和图1C所示，该半导体装置还可以包括：在衬底10上且将第一鳍片21和第二鳍片22隔离开的第一沟槽隔离部71。该半导体装置还可以包括：在衬底10上且将第一鳍片21和第四鳍片24隔离开的第二沟槽隔离部72。例如该第一沟槽隔离部和该第二沟槽隔离部可以为STI。
在一些实施例中，如图1A、图1B和图1C所示，该半导体装置还可以包括：在多个鳍片周围的第三沟槽隔离部73。例如，该第三沟槽隔离部73的深度范围可以为至(例如其深度可以为或等)。该第三沟槽隔离部73作为比较深的沟槽隔离，位于整个半导体装置的外边缘，可以使得MOS器件产生的热量尽量被隔离，而尽量不传导出去，从而使得MOS器件产生的热量尽量多的传导至BJT器件，以利于BJT器件对MOS器件发热情况的检测。
在一些实施例中，如图1A和图1B所示，该半导体装置还可以包括：在第二鳍片22的边缘上的第三伪栅极结构43，在第一沟槽隔离部71上的第四伪栅极结构44，在第四鳍片24的边缘上的第五伪栅极结构45，以及在第二沟槽隔离部72上的第四伪栅极结构46。
在一些实施例中，如图1A和图1B所示，该半导体装置还可以包括：在每个栅极结构和每个伪栅极结构侧面上的间隔物90。
在一些实施例中，该半导体装置还可以包括：在第一沟槽隔离部、第二沟槽隔离部和第三沟槽隔离部之上的层间电介质层。该层间电介质层包围每个栅极结构和每个伪栅极结构。例如该层间电介质层的材料可以包括二氧化硅。需要说明的是，为了图示的方便，图1A、图1B和图1C中没有示出层间电介质层，但是本领域技术人员可以明白，该半导体装置还可以包括层间电介质层，将在后面介绍工艺流程时介绍。
在一些实施例中，该半导体装置中的MOS器件(包括第一MOS器件和/或第二MOS器件等)包括多个，形成多指(Multi-Finger)结构，这样的结构可以产生更多的热量，便于检测。
图2是示出根据本发明一个实施例的检测器件发热的方法的流程图。
在步骤S2001，在有源器件不工作的情况下，检测并获得BJT器件的基区与发射区的电压随环境温度变化的基准曲线；其中，该BJT器件与该有源器件邻接。优选地，该有源器件可以为MOS器件。例如，该BJT器件通过其基区与有源器件相连。
需要说明的是，这里测量基区与发射区之间的电压VBE的方法可以如下：设置发射区电位VE＝0V，且集电区电位VB＝0V，然后将逐渐改变基区电位VB，并且在改变VB的过程中，测量发射区电流IE，当IE达到目标电流时所施加的VBE(即这时的VB-VE＝VB-0＝VB)就是所检测到的基区与发射区的电压VBE。
以基区为N型为例，在逐渐改变基区电位VB的过程中，可以将VB从0V逐渐减小到预定负电位(例如-2V)，例如可以这样逐渐减小：0V、-0.1、-0.2V……-2V，并且测量每一个阶段电位下的发射区电流IE，当IE达到目标电流(例如IE＝1.0×-5A/单位面积至1.0×-7A/单位面积(例如μm2)之间的电流，例如IE＝1.0×-6A/单位面积)时所施加的VBE就是所检测到的基区与发射区的电压VBE。
以基区为P型为例，在逐渐改变基区电位VB的过程中，可以将VB从0V逐渐增大到预定正电位(例如2V)，例如可以这样逐渐增大：0V、0.1、0.2V……2V，并且测量每一个阶段电位下的发射区电流IE，当IE达到目标电流(例如IE＝1.0×-5A/单位面积至1.0×-7A/单位面积(例如μm2)之间的电流，例如IE＝1.0×-6A/单位面积)时所施加的VBE就是所检测到的基区与发射区的电压VBE。
然后，在检测得到基区与发射区的电压VBE之后结合当前检测的环境温度得到当前的VBE与环境温度的对应数据点，接下来，检测在不同环境温度下的VBE即可得到多个数据点，从而得到VBE随环境温度变化的曲线。需要说明的是，这里的环境温度可以是测试机台的温度，例如可以逐渐加热机台，使得机台的温度处在一些离散的温度值(例如5℃、15℃、25℃、50℃、80℃、120℃、150℃等等)，这些温度值作为不同的环境温度，从而得到电压VBE随这些环境温度的变化曲线。
在一个实施例中，可以基于前面所述的半导体装置实施这里检测器件发热的方法。
例如，这里的有源器件可以为前面所述的第一MOS器件。该步骤S2001可以包括：在第一MOS器件不导通的情况下，检测并获得基区与发射区之间的电压随环境温度变化的第一基准曲线。该第一基准曲线实际上检测了环境对BJT器件的VBE的影响。
又例如，这里的有源器件可以包括前面所述的对称设置的第一MOS器件和第二MOS器件。该步骤S2001可以包括：在第一MOS器件和第二MOS器件均不导通的情况下，检测并获得基区与发射区之间的电压随环境温度变化的第二基准曲线。
在步骤S2002，在有源器件工作的情况下，检测并获得BJT器件的基区与发射区的电压随环境温度变化的测试曲线。
例如，该步骤S2001可以包括：在第一MOS器件导通的情况下，检测并获得基区与发射区之间的电压随环境温度变化的第一测试曲线。
又例如，该步骤S2001可以包括：在第一MOS器件和第二MOS器件均导通的情况下，检测并获得基区与发射区之间的电压随环境温度变化的第二测试曲线。
在步骤S2003，比较测试曲线和基准曲线，获得该测试曲线偏离该基准曲线的程度，从而获得有源器件的发热程度。例如，测试曲线偏离基准曲线越多，则表明有源器件自身发热越多。
例如，该步骤S2003可以包括：比较第一测试曲线和第一基准曲线，获得该第一测试曲线偏离该第一基准曲线的程度，从而获得第一MOS器件的发热程度。
又例如，比较第二测试曲线和第二基准曲线，获得第二测试曲线偏离第二基准曲线的程度，从而获得第一MOS器件和第二MOS器件的总发热程度。
在该实施例中，通过分别检测并获得在有源器件在不工作和工作情况下的BJT的基区和发射区的电压VBE随环境温度的变化曲线，即分别是基准曲线和测试曲线，然后比较这两条曲线，获得有源器件工作情况下的测试曲线偏离基准曲线的程度，从而得到有源器件的发热情况。
在本发明的实施例中，在检测并获得所述基准曲线之前，所述方法还可以包括：将有源器件与BJT器件的基区电性隔离。
在本发明的实施例中，基于前面所述的半导体装置实施检测器件发热的方法，该有源器件可以为第一MOS器件。将有源器件与BJT器件的基区电性隔离的步骤可以包括：对第一伪栅极结构施加第一电位且对衬底施加第二电位以将第一MOS器件与基区电性隔离。
在一些实施例中，将第一MOS器件与基区电性隔离的步骤可以包括：若第一区域的导电类型为N型，则设置第一电位大于或等于第二电位；或者，若第一区域的导电类型为P型，则设置第一电位小于或等于第二电位。
在一些实施例中，有源器件可以包括多个。
在一个实施例中，检测并获得基准曲线的步骤可以包括：在该多个有源器件均不工作的情况下，检测并获得基区与发射区之间的基准电压总值；以及根据该基准电压总值计算基准电压平均值，获得该基准电压平均值随环境温度变化的曲线作为基准曲线。
在另一个实施例中，检测并获得测试曲线的步骤包括：在该多个有源器件均工作的情况下，检测并获得基区与发射区之间的测试电压总值；以及根据该测试电压总值计算测试电压平均值，获得该测试电压平均值随环境温度变化的曲线作为测试曲线。
在上述两个实施例中，在一个MOS器件的发热较少而难以检测时，可以同时检测多个MOS器件情况下的BJT的VBE总值，然后得到VBE的平均值，这样便于检测。
图3是示出根据本发明一个实施例的半导体装置的制造方法的流程图。
在步骤S3001，提供半导体结构，该半导体结构包括：衬底，该衬底包括邻接的基区和集电区；在该衬底上的多个鳍片，该多个鳍片至少包括：在基区之上的隔离开的第一鳍片和第二鳍片；其中，该第一鳍片包括与基区邻接的发射区；该第二鳍片包括与基区邻接的第一区域。该集电区和该发射区的导电类型分别与基区的导电类型相反。可选地，第一区域的导电类型与基区的导电类型相同。
在步骤S3002，在第二鳍片上形成第一初始栅极结构。
在步骤S3003，分别在第一初始栅极结构两侧形成至少部分的位于第一区域中的第一源极和第一漏极。
在步骤S3004，在形成第一初始栅极结构后的半导体结构上形成层间电介质层，该层间电介质层露出第一初始栅极结构的上表面。
在步骤S3005，去除第一初始栅极结构以形成第一凹口。
在步骤S3006，在第一凹口中形成第一栅极结构。
在该实施例中，通过上述制造方法可以形成相邻的MOS器件和BJT器件，从而可以利用BJT器件通过前面所述的检测方法来检测MOS器件的发热情况。
图4A至图4B、图5、图6A至图6B、以及图7至图10是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。下面结合图4A至图4B、图5、图6A至图6B、以及图7至图10来详细描述根据本发明一个实施例的半导体装置的制造过程。
首先，如图4A和图4B所示，提供半导体结构。该半导体结构可以包括：衬底(例如硅衬底)10，该衬底10可以包括邻接的基区101和集电区103。该半导体结构还可以包括：在该衬底10上的多个鳍片，该多个鳍片至少包括：在基区之上的隔离开的第一鳍片21和第二鳍片22。其中，该第一鳍片21包括与基区101邻接的发射区102。该第二鳍片22包括与基区101邻接的第一区域201。
在一个实施例中，如图4B所示，在该提供半导体结构的步骤中，该多个鳍片还可以包括：在集电区103之上的第三鳍片23。其中，该第三鳍片23可以包括与集电区103邻接的第二区域202。可选地，该第二区域202的导电类型与该集电区103的导电类型相同。
在一个实施例中，如图4A所示，在该提供半导体结构的步骤中，该多个鳍片还可以包括：在基区101之上的与第一鳍片21隔离开的第四鳍片24。该第四鳍片24可以包括与基区101邻接的第三区域203。可选地，该第三区域203的导电类型与该基区101的导电类型相同。
在一个实施例中，如图4A所示，在该提供半导体结构的步骤中，该半导体结构还可以包括：在衬底10上且将第一鳍片21和第二鳍片22隔离开的第一沟槽隔离部71。该半导体结构还可以包括：在衬底10上且将第一鳍片21和第四鳍片24隔离开的第二沟槽隔离部72。
在一个实施例中，如图4A和图4B所示，在该提供半导体结构的步骤中，该半导体结构还可以包括：在多个鳍片周围的第三沟槽隔离部73。例如，该第三沟槽隔离部73的深度范围可以为至(例如其深度可以为或等)。
接下来，如图5所示，在第二鳍片22上形成第一初始栅极结构81。在一个实施例中，在该过程中，还在第二鳍片22上形成了与第一初始栅极结构81间隔开的第二初始栅极结构82。该第二初始栅极结构82相比第一初始栅极结构81更接近第一鳍片21。在一个实施例中，在该过程中，还可以在第四鳍片24上形成间隔开的第三初始栅极结构83和第四初始栅极结构84。该第四初始栅极结构84相比该第三初始栅极结构83更接近第一鳍片21。
可选地，在一些实施例中，如图5所示，在该过程中，还可以在第二鳍片22的边缘上形成第五初始栅极结构85，在第一沟槽隔离部71上形成第六初始栅极结构86，在第四鳍片24的边缘上形成第七初始栅极结构87，以及在第二沟槽隔离部72上形成第八初始栅极结构88。这些初始栅极结构有利于后续外延生长出规整的源极和漏极以及其他电极。
在本发明的实施例中，每个初始栅极结构可以包括：鳍片表面上的初始栅极绝缘物层(例如二氧化硅)811和在该初始栅极绝缘物层上的初始栅极(例如多晶硅)812。例如第一初始栅极结构81包括：在第二鳍片22表面上的初始栅极绝缘物层811和在该初始栅极绝缘物层上的初始栅极812。
在一个实施例中，在该过程中，还可以在每个初始栅极结构的侧面上形成间隔物(例如可以包括二氧化硅或氮化硅)90。
接下来，如图6A所示，例如通过外延工艺分别在第一初始栅极结构81两侧形成至少部分的位于第一区域201中的第一源极511和第一漏极512。
在一个实施例中，在该形成第一源极和第一漏极的过程中，还可以形成至少部分的位于第一区域201中的第一电极531。其中，该第一电极531和第一初始栅极结构81分别在第二初始栅极结构82的两侧。
在一个实施例中，如图6A和图6B所示，在该形成第一电极的过程中，还可以(例如通过外延工艺)形成至少部分的在发射区102中的第二电极532以及至少部分的在第二区域202中的第三电极533。
在一个实施例中，如图6A所示，在该形成第一源极和第一漏极的过程中，还可以(例如通过外延工艺)分别在第三初始栅极结构83两侧形成至少部分的位于第三区域203中的第二源极521和第二漏极522，以及形成至少部分的位于第三区域203中的第四电极534。其中，该第四电极534和第三初始栅极结构83分别在第四初始栅极结构84的两侧。
在本发明的实施例中，可以先对需要形成源极、漏极和其他电极的鳍片的部分进行刻蚀以形成凹陷，然后在凹陷中通过外延生长形成相应的源极、漏极或其他电极。
接下来，形成层间电介质层。例如该步骤可以包括：如图7所示，例如通过沉积工艺在形成第一初始栅极结构后的半导体结构上形成层间电介质层91。该层间电介质层的材料例如可以为二氧化硅。该层间电介质层91可以形成在第一沟槽隔离部71、第二沟槽隔离部72和第三沟槽隔离部73之上。然后，该步骤还可以包括：如图8所示，对层间电介质层91执行平坦化(例如CMP(Chemical Mechanical Planarization，化学机械平坦化))，使得该层间电介质层91露出第一初始栅极结构81的上表面。
在一个实施例中，在该形成层间电介质层过程中，该层间电介质层91还可以露出第二初始栅极结构82的上表面。在一个实施例中，在该形成所述层间电介质层的步骤中，该层间电介质层91还可以露出第三初始栅极结构83和第四初始栅极结构84的上表面。在一个实施例中，在该形成层间电介质层过程中，该层间电介质层91还可以露出第五初始栅极结构85、第六初始栅极结构86、第七初始栅极结构87和第八初始栅极结构88的上表面。
接下来，如图9所示，去除第一初始栅极结构81以形成第一凹口941。在一个实施例中，在该形成第一凹口的过程中，还去除了第二初始栅极结构82以形成第二凹口942。在一个实施例中，在该形成第一凹口的过程中，还去除第三初始栅极结构83和第四初始栅极结构84以分别形成第三凹口943和第四凹口944。在一个实施例中，在该形成第一凹口的过程中，还去除第五初始栅极结构85、第六初始栅极结构86、第七初始栅极结构87和第八初始栅极结构88以分别形成第五凹口945、第六凹口946、第七凹口947和第八凹口948。
接下来，如图10所示，例如通过沉积和平坦化工艺在第一凹口941中形成第一栅极结构31。在一个实施例中，在该形成第一栅极结构的过程中，还在第二凹口942中形成了第一伪栅极结构41。在一个实施例中，在形成该第一栅极结构的过程中，还在第三凹口943中形成第二栅极结构32以及在第四凹口944中形成第二伪栅极结构42。在一个实施例中，在形成该第一栅极结构的过程中，还在第五凹口945中形成第三伪栅极结构43，在第六凹口946中形成第四伪栅极结构44，在第七凹口947中形成第五伪栅极结构45，以及在第八凹口948中形成第六伪栅极结构46。
在本发明的实施例中，可以依次沉积电介质层(例如二氧化硅)、功函数金属层和栅极金属层来填充上述各个凹口，然后对沉积的这些材料进行平坦化(例如CMP)，从而在第一凹口和第三凹口中分别形成第一栅极结构31和第二栅极结构32，以及分别在第二凹口、第四凹口、第五凹口、第六凹口、第七凹口和第八凹口中分别形成第一伪栅极结构41、第二伪栅极结构42、第三伪栅极结构43、第四伪栅极结构44、第五伪栅极结构45和第六伪栅极结构46。其中，电介质层作为栅极绝缘物层或伪栅极绝缘物层，栅极金属层作为栅极层或伪栅极层。
至此，提供了根据本发明一个实施例的半导体装置的制造方法，通过该制造方法形成了本发明实施例的半导体装置。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (27)

1.一种半导体装置，其特征在于，包括：
衬底，所述衬底包括邻接的基区和集电区；
在所述衬底上的多个鳍片，所述多个鳍片至少包括：在所述基区之上的隔离开的第一鳍片和第二鳍片；其中，所述第一鳍片包括与所述基区邻接的发射区；所述第二鳍片包括与所述基区邻接的第一区域；
在所述第二鳍片上的第一栅极结构；以及
分别在所述第一栅极结构两侧且至少部分的位于所述第一区域中的第一源极和第一漏极。
2.根据权利要求1所述的半导体装置，其特征在于，
所述集电区和所述发射区的导电类型分别与所述基区的导电类型相反；
所述第一区域的导电类型与所述基区的导电类型相同。
3.根据权利要求1所述的半导体装置，其特征在于，还包括：
在所述第二鳍片上的第一伪栅极结构和至少部分的位于所述第一区域中的第一电极；
其中，所述第一电极和所述第一栅极结构分别在所述第一伪栅极结构的两侧，所述第一伪栅极结构相比所述第一栅极结构更接近所述第一鳍片。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第二鳍片、所述第一栅极结构、所述第一源极和所述第一漏极一起作为第一MOS器件；
其中，所述第一伪栅极结构被施加第一电位且所述衬底被施加第二电位以将所述第一MOS器件与所述基区电性隔离。
5.根据权利要求4所述的半导体装置，其特征在于，
所述第一区域的导电类型为N型，则所述第一电位大于或等于所述第二电位；或者，
所述第一区域的导电类型为P型，则所述第一电位小于或等于所述第二电位。
6.根据权利要求3所述的半导体装置，其特征在于，
所述多个鳍片还包括：在所述集电区之上的第三鳍片，其中，所述第三鳍片包括与所述集电区邻接的第二区域，所述第二区域的导电类型与所述集电区的导电类型相同；
所述半导体装置还包括：至少部分的在所述发射区中的第二电极，以及至少部分的在所述第二区域中的第三电极。
7.根据权利要求4所述的半导体装置，其特征在于，
所述多个鳍片还包括：在所述基区之上的与所述第一鳍片隔离开的第四鳍片，所述第四鳍片包括与所述基区邻接的第三区域，所述第三区域的导电类型与所述基区的导电类型相同；
所述半导体装置还包括：
在所述第四鳍片上的第二栅极结构，分别在所述第二栅极结构两侧且至少部分的位于所述第三区域中的第二源极和第二漏极；
在所述第四鳍片上的第二伪栅极结构和至少部分的位于所述第三区域中的第四电极；其中，所述第四电极和所述第二栅极结构分别在所述第二伪栅极结构的两侧，所述第二伪栅极结构相比所述第二栅极结构更接近所述第一鳍片。
8.根据权利要求7所述的半导体装置，其特征在于，
所述第四鳍片、所述第二栅极结构、所述第二源极和所述第二漏极一起作为第二MOS器件；
其中，所述第二伪栅极结构被施加第三电位且所述衬底被施加所述第二电位以将所述第二MOS器件与所述基区电性隔离。
9.根据权利要求8所述的半导体装置，其特征在于，
所述第三区域的导电类型为N型，则所述第三电位大于或等于所述第二电位；或者，
所述第三区域的导电类型为P型，则所述第三电位小于或等于所述第二电位。
10.根据权利要求9所述的半导体装置，其特征在于，
所述第一电位等于所述第三电位。
11.根据权利要求7所述的半导体装置，其特征在于，还包括：
在所述衬底上且将所述第一鳍片和所述第二鳍片隔离开的第一沟槽隔离部；以及
在所述衬底上且将所述第一鳍片和所述第四鳍片隔离开的第二沟槽隔离部。
12.根据权利要求11所述的半导体装置，其特征在于，还包括：
在所述多个鳍片周围的第三沟槽隔离部，其中所述第三沟槽隔离部的深度范围为至
13.根据权利要求12所述的半导体装置，其特征在于，还包括：
在所述第一沟槽隔离部、所述第二沟槽隔离部和所述第三沟槽隔离部之上的层间电介质层。
14.一种检测器件发热的方法，其特征在于，包括：
在有源器件不工作的情况下，检测并获得双极结型晶体管BJT器件的基区与发射区的电压随环境温度变化的基准曲线；其中，所述BJT器件与所述有源器件邻接；
在所述有源器件工作的情况下，检测并获得所述BJT器件的基区与发射区的电压随环境温度变化的测试曲线；以及
比较所述测试曲线和所述基准曲线，获得所述测试曲线偏离所述基准曲线的程度，从而获得所述有源器件的发热程度。
15.根据权利要求14所述的方法，其特征在于，
所述BJT器件通过其基区与所述有源器件相连；
所述有源器件为MOS器件。
16.根据权利要求14所述的方法，其特征在于，在检测并获得所述基准曲线之前，所述方法还包括：
将所述有源器件与所述BJT器件的基区电性隔离。
17.根据权利要求16所述的方法，其特征在于，基于权利要求4所述的半导体装置实施所述检测器件发热的方法，
所述有源器件为所述第一MOS器件，
将所述有源器件与所述BJT器件的基区电性隔离的步骤包括：对所述第一伪栅极结构施加第一电位且对所述衬底施加第二电位以将所述第一MOS器件与所述基区电性隔离。
18.根据权利要求17所述的方法，其特征在于，
将所述第一MOS器件与所述基区电性隔离的步骤包括：
若所述第一区域的导电类型为N型，则设置所述第一电位大于或等于所述第二电位；或者，
若所述第一区域的导电类型为P型，则设置所述第一电位小于或等于所述第二电位。
19.根据权利要求14所述的方法，其特征在于，
所述有源器件包括多个；
检测并获得所述基准曲线的步骤包括：在所述多个有源器件均不工作的情况下，检测并获得所述基区与所述发射区之间的基准电压总值；以及根据所述基准电压总值计算基准电压平均值，获得所述基准电压平均值随环境温度变化的曲线作为所述基准曲线；
检测并获得所述测试曲线的步骤包括：在所述多个有源器件均工作的情况下，检测并获得所述基区与所述发射区之间的测试电压总值；以及根据所述测试电压总值计算测试电压平均值，获得所述测试电压平均值随环境温度变化的曲线作为所述测试曲线。
20.一种半导体装置的制造方法，其特征在于，
提供半导体结构，所述半导体结构包括：衬底，所述衬底包括邻接的基区和集电区；在所述衬底上的多个鳍片，所述多个鳍片至少包括：在所述基区之上的隔离开的第一鳍片和第二鳍片；其中，所述第一鳍片包括与所述基区邻接的发射区；所述第二鳍片包括与所述基区邻接的第一区域；
在所述第二鳍片上形成第一初始栅极结构；
分别在所述第一初始栅极结构两侧形成至少部分的位于所述第一区域中的第一源极和第一漏极；
在形成所述第一初始栅极结构后的半导体结构上形成层间电介质层，所述层间电介质层露出所述第一初始栅极结构的上表面；以及
去除所述第一初始栅极结构以形成第一凹口；以及
在所述第一凹口中形成第一栅极结构。
21.根据权利要求20所述的方法，其特征在于，
所述集电区和所述发射区的导电类型分别与所述基区的导电类型相反；
所述第一区域的导电类型与所述基区的导电类型相同。
22.根据权利要求20所述的方法，其特征在于，
在形成所述第一初始栅极结构的过程中，还在所述第二鳍片上形成了与所述第一初始栅极结构间隔开的第二初始栅极结构，所述第二初始栅极结构相比所述第一初始栅极结构更接近所述第一鳍片；
在形成所述第一源极和所述第一漏极的过程中，还形成至少部分的位于所述第一区域中的第一电极，其中，所述第一电极和所述第一初始栅极结构分别在所述第二初始栅极结构的两侧；
在形成所述层间电介质层的过程中，所述层间电介质层还露出所述第二初始栅极结构的上表面；
在形成所述第一凹口的过程中，还去除了所述第二初始栅极结构以形成第二凹口；
在形成所述第一栅极结构的过程中，还在所述第二凹口中形成了第一伪栅极结构。
23.根据权利要求22所述的方法，其特征在于，
在提供半导体结构的步骤中，所述多个鳍片还包括：在所述集电区之上的第三鳍片，其中，所述第三鳍片包括与所述集电区邻接的第二区域，所述第二区域的导电类型与所述集电区的导电类型相同；
在形成所述第一电极的过程中，还形成至少部分的在所述发射区中的第二电极以及至少部分的在所述第二区域中的第三电极。
24.根据权利要求20所述的方法，其特征在于，
在提供半导体结构的步骤中，所述多个鳍片还包括：在所述基区之上的与所述第一鳍片隔离开的第四鳍片，所述第四鳍片包括与所述基区邻接的第三区域，所述第三区域的导电类型与所述基区的导电类型相同；
在形成所述第一初始栅极结构的过程中，还在所述第四鳍片上形成间隔开的第三初始栅极结构和第四初始栅极结构，所述第四初始栅极结构相比所述第三初始栅极结构更接近所述第一鳍片；
在形成所述第一源极和第一漏极的过程中，还分别在所述第三初始栅极结构两侧形成至少部分的位于所述第三区域中的第二源极和第二漏极，以及形成至少部分的位于所述第三区域中的第四电极，其中，所述第四电极和所述第三初始栅极结构分别在所述第四初始栅极结构的两侧。
25.根据权利要求24所述的方法，其特征在于，
在形成所述层间电介质层的步骤中，所述层间电介质层还露出所述第三初始栅极结构和所述第四初始栅极结构的上表面；
在形成所述第一凹口的过程中，还去除所述第三初始栅极结构和所述第四初始栅极结构以分别形成第三凹口和第四凹口；
在形成所述第一栅极结构的过程中，还在所述第三凹口中形成第二栅极结构以及在所述第四凹口中形成第二伪栅极结构。
26.根据权利要求24所述的方法，其特征在于，
在提供半导体结构的步骤中，所述半导体结构还包括：
在所述衬底上且将所述第一鳍片和所述第二鳍片隔离开的第一沟槽隔离部；以及
在所述衬底上且将所述第一鳍片和所述第四鳍片隔离开的第二沟槽隔离部。
27.根据权利要求26所述的方法，其特征在于，
在提供半导体结构的步骤中，所述半导体结构还包括：
在所述多个鳍片周围的第三沟槽隔离部，其中所述第三沟槽隔离部的深度范围为至
其中，所述层间电介质层形成在所述第一沟槽隔离部、所述第二沟槽隔离部和所述第三沟槽隔离部之上。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11239330B2 (en) 2020-02-07 2022-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar junction transistor with gate over terminals
WO2021217582A1 (zh) * 2020-04-30 2021-11-04 华为技术有限公司 一种集成电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120049282A1 (en) * 2010-08-30 2012-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Gate controlled bipolar junction transistor on fin-like field effect transistor (finfet) structure
CN103489863A (zh) * 2012-06-12 2014-01-01 台湾积体电路制造股份有限公司 采用鳍式场效应晶体管工艺的同质结二极管结构
CN104124152A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 鳍式双极结型晶体管及其形成方法
CN106486535A (zh) * 2015-09-01 2017-03-08 中芯国际集成电路制造(上海)有限公司 鳍片式双极型半导体器件及其制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263583B2 (en) * 2013-10-14 2016-02-16 Globalfoundries Inc. Integrated finFET-BJT replacement metal gate
US9601607B2 (en) * 2013-11-27 2017-03-21 Qualcomm Incorporated Dual mode transistor
US10026752B2 (en) * 2016-08-28 2018-07-17 International Business Machines Corporation Stacked SOI lateral bipolar transistor RF power amplifier and driver
US10037989B1 (en) * 2017-10-26 2018-07-31 International Business Machines Corporation III-V lateral bipolar integration with silicon

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120049282A1 (en) * 2010-08-30 2012-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Gate controlled bipolar junction transistor on fin-like field effect transistor (finfet) structure
CN103489863A (zh) * 2012-06-12 2014-01-01 台湾积体电路制造股份有限公司 采用鳍式场效应晶体管工艺的同质结二极管结构
CN104124152A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 鳍式双极结型晶体管及其形成方法
CN106486535A (zh) * 2015-09-01 2017-03-08 中芯国际集成电路制造(上海)有限公司 鳍片式双极型半导体器件及其制造方法

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