CN108878399B - 电子装置及其制造方法 - Google Patents

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Abstract

电子装置包含第一半导体晶粒、多个凸块以及基材。第一半导体晶粒包含第一导电特征。凸块设置于第一半导体晶粒，并连接第一导电特征。基材包含第二导电特征。凸块是电性连接于第二导电特征。第一导电特征、凸块以及第二导电特征是配置以形成至少一环状结构。

Description

电子装置及其制造方法
技术领域
本案是关于一种可抑制环境中电磁辐射的耦合现象的电子装置及其制造方法。
背景技术
于积体电路中，耦合现象常发生于其内的电感与线路，诸如发生于电感与电感之间、线路与线路之间以及电感与线路之间。尤其在高频领域中(如5GHz-10GHz)，或是10GHz以上，其耦合现象更加明显，严重影响积体电路的效能。
对于发生在电感与电感之间的耦合现象而言，由于积体电路的制程的发展方向渐趋微型化，致使积体电路内的电感与电感之间的距离越来越近，从而导致电感与电感之间的耦合现象愈加显著。此外，于实际应用中，前述的电感可为变压器(transformer)、传输线(transmission line)或金属走线(metal trace)。
发明内容
依据本揭露之一实施方式，一种电子装置包含第一半导体晶粒、多个凸块以及基材。第一半导体晶粒包含第一导电特征。凸块设置于第一半导体晶粒，并连接第一导电特征。基材包含第二导电特征。凸块是电性连接于第二导电特征。
依据本揭露之另一实施方式，一种电子装置的制造方法包含形成第一导电特征以及多个凸块于第一半导体晶粒，且第一导电特征电性连接多个凸块；以及将多个凸块电性连接基材上的第二导电特征。
附图说明
图1绘示依据本案的一实施方式的电子装置的立体图，其中省略绘示绝缘材料以及第二半导体晶粒。
图2绘示沿着图1中线段A-A的剖视图。
图3绘示依据本案的一实施方式的电子装置的实验数据图。
图4绘示依据本案的一实施方式的电子装置的立体图。
图5绘示依据本案的一实施方式的电子装置的立体图，其中省略绘示绝缘材料、第二半导体晶粒以及第三半导体晶粒。
图6绘示沿着图5中线段B-B的剖视图。
图7绘示依据本案的一实施方式的电子装置的制造方法的流程图。
【符号说明】
1、2、3：电子装置
10：第一半导体晶粒
12、22：凸块
13：绝缘材料
14：第二半导体晶粒
15：环状结构
16：第三半导体晶粒
17：空间
18：第一电磁辐射源结构
19：第二电磁辐射源结构
100、200：第一导电特征
140、240：第二导电特征
160：导电接触
162：第三导电特征
170、370、3700、3702：子空间
1001～1006：步骤
m1、m2：曲线
A-A、B-B：线段
具体实施方式
在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及后续的申请专利范围并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的「包含」是为一开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其他装置或连接手段间接地电气连接至该第二装置。
请参照图1及图2。图1绘示依据本案的一实施方式的电子装置1的立体图，其中省略绘示绝缘材料13以及第二半导体晶粒14(见图2)。图2绘示沿着图1中线段A-A的剖视图。如图所示，于本实施方式中，电子装置1包含第一半导体晶粒10、多个凸块12、第二半导体晶粒14(于本实施方式中亦可被称为基材，见图2)、绝缘材料13(见图2)、第一电磁辐射源结构18以及第二电磁辐射源结构19。于本实施方式中，电子装置1为积体电路。以下将详细介绍各元件的结构、功能以及各元件之间的连接关系。
于本实施方式中，第一半导体晶粒10包含第一导电特征100。第二半导体晶粒14包含第二导电特征140。于其他实施方式中，第二半导体晶粒14可由印刷电路板(PrintedCircuit Board,PCB)所取代。于本实施方式中，第一半导体晶粒10的第一导电特征100与第二半导体晶粒14的第二导电特征140之间具有空间17。也就是说，第一半导体晶粒10的第一导电特征100与第二半导体晶粒14的第二导电特征140藉由空间17而相互分离。此外，本实施方式的第一半导体晶粒10与第二半导体晶粒14共同形成三维积体电路(3D IC)堆叠架构。
于图1中，多个凸块12设置于第一半导体晶粒10，并连接第一半导体晶粒10的第一导电特征100。凸块12接合第二半导体晶粒14(见图2)的第二导电特征140，因而电性连接于第二导电特征140。也就是说，凸块12设置于空间17中，以形成至少一子空间170(绘示为一个)。详细而言，子空间170由两个相邻的凸块12、第一半导体晶粒10的第一导电特征100的一部位以及第二半导体晶粒14的第二导电特征140的一部位环绕而形成。相对地，前述的两个相邻的凸块12、第一导电特征100的一部位以及第二导电特征140的一部位环绕而形成封闭地环状结构15。于本实施方式中，凸块12为柱状凸块，但本案不以此为限。于其他实施方式中，凸块12也可为球状。举例来说，多个凸块12可为球栅式阵列(ball grid array,BGA)的形式。
于图2中，绝缘材料13位于第一半导体晶粒10与第二半导体晶粒14之间，且容置凸块12。也就是说，第一半导体晶粒10与第二半导体晶粒14藉由凸块12相互耦接，而其余的空隙利用绝缘材料13填充。于本实施方式中，绝缘材料13为填充胶(filler)，但本案不以此为限。
此外，本实施方式的第一半导体晶粒10的第一导电特征100、多个凸块12以及第二半导体晶粒14中的至少一者是接地或浮接。
于图1中，第一半导体晶粒10的第一导电特征100位于第一电磁辐射源结构18与第二电磁辐射源结构19之间。此外，第二半导体晶粒14(见图2)的第二导电特征140于第一半导体晶粒10上具有垂直投影，前述的垂直投影位于第一电磁辐射源结构18与第二电磁辐射源结构19之间。详细而言，第一电磁辐射源结构18与第二电磁辐射源结构19分隔于第一半导体晶粒10的第一导电特征100、该些凸块12以及第二半导体晶粒14的第二导电特征140的两侧。
于本实施方式中，第一电磁辐射源结构18以及第二电磁辐射源结构19分别为电感电容共振腔(LC tank)，但本案不以此为限。于其他实施方式中，只要能产生电磁辐射的元件皆能应用于本揭露。举例来说，第一电磁辐射源结构18以及第二电磁辐射源结构19也可为基于电感的转换器。
于本实施方式中，第一电磁辐射源结构18以及第二电磁辐射源结构19设置于第一半导体晶粒10，但本案不限于此。于其他实施方式中，第一电磁辐射源结构18或第二电磁辐射源结构19的电感电容共振腔的电感部分与电容部分是分别设置于不同的晶粒，前述的不同的晶粒之间是相互耦接。举例来说，前述的不同的晶粒可藉由直通矽晶穿孔导线(Through Silicon Via,TSV)及/或锡焊凸块而彼此耦接，但本案不以此为限。
当第一电磁辐射源结构18或第二电磁辐射源结构19直接或是间接地产生电磁辐射，且此电磁辐射从环状结构15的子空间170通过时，依据冷次定律(Lenz's law)，环状结构15会主动地在子空间170产生反向的感应磁场，以抑制第一电磁辐射源结构18或第二电磁辐射源结构19所产生的磁场通过子空间170，使通过子空间170内的整体磁场降低。藉由前述的结构配置，本实施方式可降低第一电磁辐射源结构18以及第二电磁辐射源结构19的电磁辐射，且可抑制第一电磁辐射源结构18以及第二电磁辐射源结构19的电磁辐射之间的耦合。
举例来说，本实施方式的环状结构15位于一平面上，前述的平面实质上垂直于第一半导体晶粒10。藉由上述结构配置，于电子装置1运作时，第一半导体晶粒10上的第一电磁辐射源结构18与第二电磁辐射源结构19之间于垂直于前述的平面的方向上所产生的耦合会被环状结构15所抑制。因此，第一电磁辐射源结构18与第二电磁辐射源结构19之间的耦合现象可被减弱，因而降低耦合现象对电子装置1的效能的影响，藉此提升电子装置1的运作效能。
请参照图3。图3绘示依据本案的一实施方式的电子装置1的实验数据图。此实验数据图在于说明于不同频率下，积体电路的电感之间的传输损耗(Insertion loss)。如图3所示，曲线m1为电子装置1未采用环状结构15的实验数据。曲线m2为电子装置1采用环状结构15的验证数据。由图3的实验数据可知，曲线m2的耦合值较曲线m1的耦合值低，且曲线m1与曲线m2之间的耦合值可相差4dB。因此，藉由前述的验证数据可说明本案的电子装置1可降低电感之间的耦合现象，并可降低电磁辐射的耦合现象对电子装置1的效能的影响。然而，本案不以前述数值为限，任何习其技艺者可依据实际需求调整前述数值以达到最佳的效能。
请参照图4。图4绘示依据本案的一实施方式的电子装置2的立体图，其中省略绘示绝缘材料13以及第二半导体晶粒14。如图4所示，本实施方式的电子装置2包含第一半导体晶粒10、多个凸块22、第一电磁辐射源结构18以及第二电磁辐射源结构19。这些元件的结构、功能以及各元件之间的连接关系皆与图1及图2所示的电子装置1大致相同，因此可参照前述相关说明，在此不再赘述。在此要说明的是，本实施方式与图1及图2所示的实施方式的差异之处，在于本实施方式中，电子装置2的凸块22数量绘示为四个，第一半导体晶粒10的第一导电特征200连接凸块22，且第二半导体晶粒14(图未示)的第二导电特征240连接凸块22。因此，本实施方式以凸块22、第一导电特征200以及第二导电特征240取代如图1及图2所示的凸块12、第一导电特征100以及第二导电特征140。
于本实施方式中，多个凸块22设置于空间17中，以形成多个子空间170(绘示为三个)。本实施方式的子空间170分别由多个凸块22中相邻的两者、第一半导体晶粒10的第一导电特征200的一部位以及第二半导体晶粒14的第二导电特征240的一部位环绕而形成，且多个子空间170是彼此串连地排列。藉此，依据第一电磁辐射源结构18或第二电磁辐射源结构19的电磁辐射范围，多个子空间170可被串连以抑制第一电磁辐射源结构18与第二电磁辐射源结构19的电磁辐射之间的耦合。
请参照图5以及图6。图5绘示依据本案的一实施方式的电子装置3的立体图，其中省略绘示绝缘材料13、第二半导体晶粒14以及第三半导体晶粒16(见图6)。图6绘示沿着图5中线段B-B的剖视图。如图所示，本实施方式的电子装置3包含第一半导体晶粒10、多个凸块12、绝缘材料13(见图6)、第三半导体晶粒16(见图6)、第二半导体晶粒14(见图6)、第一电磁辐射源结构18以及第二电磁辐射源结构19。这些元件的结构、功能以及各元件之间的连接关系皆与图1及图2所示的电子装置1大致相同，因此可参照前述相关说明，在此不再赘述。在此要说明的是，本实施方式与图1及图2所示的实施方式的差异之处，在于本实施方式中，电子装置3更包含第三半导体晶粒16。
于本实施方式中，电子装置3的第三半导体晶粒16位于第一半导体晶粒10与第二半导体晶粒14之间以形成三维堆叠架构，且包含多个导电接触160以及第三导电特征162。第三半导体晶粒16的第三导电特征162连接导电接触160。于其他实施方式中，第三导电特征162可不配置于电子装置3上。于一实施方式中，导电接触160可为直通矽晶穿孔导线。然而，本案不限于半导体晶粒的个数或半导体晶粒的堆叠方式。举例来说，本案的堆叠方式也可为二点五维积体电路(2.5D IC)堆叠架构。此外，于本实施方式中，不同的晶粒可由相同或不同的半导体制程所制造。
于图5以及图6中，多个凸块12设置于第一半导体晶粒10，连接第一半导体晶粒10的第一导电特征100，且分别接合第三半导体晶粒16的多个导电接触160。也就是说，第一半导体晶粒10与第三半导体晶粒16藉由凸块12相互耦接，而其余的空隙利用绝缘材料13填充。此外，第三半导体晶粒16的导电接触160电性连接第二半导体晶粒14的第二导电特征140。因此，多个凸块12分别经由第三半导体晶粒16的多个导电接触160而电性连接第二半导体晶粒14的第二导电特征140。
在前述结构配置下，至少一子空间370(绘示为一个)由第一半导体晶粒10的第一导电特征100的一部位、两个相邻的凸块12、第三半导体晶粒16的两个相邻的导电接触160以及第二半导体晶粒14的第二导电特征140的一部位环绕而形成。于本实施方式中，第三半导体晶粒16的第三导电特征162与第一导电特征100的一部位以及两个相邻的凸块12环绕而形成子空间3700，而第三半导体晶粒16的第三导电特征162与第二导电特征140的一部位以及两个相邻的导电接触160环绕而形成子空间3702。藉此，依据第一电磁辐射源结构18或第二电磁辐射源结构19的电磁辐射范围，子空间370、3700以及3702可被设计以抑制第一电磁辐射源结构18与第二电磁辐射源结构19的电磁辐射之间的耦合。
请参照图7。图7绘示依据本案的一实施方式的电子装置3的制造方法的流程图。
尽管本文将所揭示电子装置3的制造方法绘示及描述为一系列步骤或事件，但应了解到，并不以限制性意义解读此类步骤或事件的所绘示次序。举例而言，除本文绘示及/或描述的次序外，一些步骤可以不同次序发生及/或与其他步骤或事件同时发生。另外，实施本文描述之一或多个态样或实施方式可并不需要全部绘示操作。进一步地，可在一或多个独立步骤及/或阶段中实施本文所描绘的步骤中的一或更多者。具体来说，电子装置3的制造方法包含步骤1001至步骤1006。
于步骤1001中，形成至少一第一电磁辐射源结构18于第一半导体晶粒10上，且形成至少一第二电磁辐射源结构19于第一半导体晶粒10上。
于步骤1002中，形成第一导电特征100于第一半导体晶粒10上。
于步骤1003中，形成多个凸块12于第一半导体晶粒10，且第一导电特征100电性连多个凸块12。于本实施方式中，第一电磁辐射源结构18位于第一半导体晶粒10上的第一导电特征100、多个凸块12以及第二半导体晶粒14上的第二导电特征140的一侧。第二电磁辐射源结构19位于第一半导体晶粒10上的第一导电特征100、多个凸块12以及第二半导体晶粒14上的第二导电特征140的另一侧(见图5)。
于步骤1004中，将多个凸块12分别电性连接第三半导体晶粒16上的多个导电接触160。然而，于其他实施方式中，在未设置第三半导体晶粒16的情况下，可直接将多个凸块12接合第二半导体晶粒14上的第二导电特征140，以将凸块12电性连接第二导电特征140。
于步骤1005中，将第三半导体晶粒16上多个导电接触160电性连接至第二半导体晶粒14上的第二导电特征140。
于步骤1006中，将第一半导体晶粒10上的第一导电特征100、多个凸块12、第二半导体晶粒14上的第二导电特征140以及第三半导体晶粒16上多个导电接触160中的至少一者接地或浮接。
上述关于本发明的观念可以藉由半导体实现在任何积体电路中，包含射频及/或同步时脉应用。例如可以将本发明实现在单独的半导体设计中，或是实现在特定应用积体电路及/或任何其它子系统中。
虽然本发明已经结合一些实施例进行了说明，但本发明并不限定于此说明书中的特定形式阐述。相反地，本发明的范围仅受到所附的权利要求限定。此外，虽然发明特征可能是结合特定实施例来描述，但本领域的技术人员应当理解所描述的实施例的各种特征可以根据本发明进行组合。
此外，特征在权利要求中的顺序并不意味着必须执行的任何特定顺序，且方法权利要求中各个步骤的顺序并不意味着这些步骤必须按照该顺序来执行。相反地，可以以任何合适的顺序来执行这些步骤。此外，单数引用不排除多个。因此，「一」、「第一」、「第二」等用语并不排除多个。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
需注意的是，虽然「第一」、「第二」、「第三」等用语在文中用来描述各种元件，但这些被描述的元件不应被此类用语所限制。此类用语仅用于从一个元件区分另一个元件。因此，以下所讨论的「第一」元件皆能被写作「第二」元件，而不偏离本发明之教示。

Claims (9)

1.一种电子装置，包含：
一第一半导体晶粒，包含一第一导电特征；
复数个凸块，设置于该第一半导体晶粒，并连接该第一导电特征；以及
一基材，包含一第二导电特征，其中该些凸块是电性连接于该第二导电特征，
所述第一导电特征的面向所述第二导电特征的表面、与所述第一半导体晶粒的面向所述基材的表面齐平，所述第二导电特征的面向所述第一导电特征的表面、与所述基材的面向所述第一半导体晶粒的表面齐平，
更包含一第三半导体晶粒，该第三半导体晶粒位于该第一半导体晶粒与该基材之间，该第三半导体晶粒包含第三导电特征，该第三半导体晶粒包含复数个导电接触，且该第一导电特征、该些凸块、所述复数个导电接触以及该第二导电特征是配置以形成至少一环状结构，该第三导电特征与该第二导电特征之间通过所述复数个导电接触连接并且共同形成有位于第三半导体晶粒中的子空间。
2.根据权利要求1所述的电子装置，其中该些凸块是接合该第三导电特征。
3.根据权利要求1所述的电子装置，该些凸块分别经由该些导电接触电性连接该第二导电特征。
4.根据权利要求1所述的电子装置，其中该第一导电特征与该第三导电特征之间具有一空间，该些凸块设置于该空间中以形成至少另一子空间，该另一子空间由该些凸块中相邻的两者、该第一导电特征的一部位以及该第三导电特征的一部位环绕而形成。
5.根据权利要求1所述的电子装置，其中该第一导电特征、该些凸块以及该基材中的至少一者是接地。
6.根据权利要求1所述的电子装置，更包含：
一第一电磁辐射源结构，设置于该第一半导体晶粒；以及
一第二电磁辐射源结构，设置于该第一半导体晶粒，其中该第一导电特征位于该第一电磁辐射源结构与该第二电磁辐射源结构之间。
7.根据权利要求6所述的电子装置，其中该第一电磁辐射源结构与该第二电磁辐射源结构分隔于该第一导电特征与该些凸块以及该第二导电特征的两侧。
8.一种电子装置的制造方法，包含：
形成一第一导电特征以及复数个凸块于一第一半导体晶粒，且该第一导电特征电性连接该些凸块；以及
将该些凸块电性连接一基材上的一第二导电特征，所述第一导电特征的面向所述第二导电特征的表面、与所述第一半导体晶粒的面向所述基材的表面齐平，所述第二导电特征的面向所述第一导电特征的表面、与所述基材的面向所述第一半导体晶粒的表面齐平，
更包含一第三半导体晶粒，该第三半导体晶粒位于该第一半导体晶粒与该基材之间，该第三半导体晶粒包含第三导电特征，该第三半导体晶粒包含复数个导电接触，该第一导电特征、该些凸块、所述复数个导电接触以及该第二导电特征形成至少一环状结构，该第三导电特征与该第二导电特征之间通过所述复数个导电接触电性连接并且共同环绕形成有位于第三半导体晶粒中的空间。
9.根据权利要求8所述的电子装置的制造方法，其中该将该些凸块电性连接一基材上的一第二导电特征包含：
将该些凸块分别电性连接该第三半导体晶粒上的该复数个导电接触；以及
将该些导电接触电性连接至该第二导电特征。
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