CN108834429A - 半导体装置的制造方法、记录介质以及基板处理装置 - Google Patents

半导体装置的制造方法、记录介质以及基板处理装置 Download PDF

Info

Publication number
CN108834429A
CN108834429A CN201680083490.3A CN201680083490A CN108834429A CN 108834429 A CN108834429 A CN 108834429A CN 201680083490 A CN201680083490 A CN 201680083490A CN 108834429 A CN108834429 A CN 108834429A
Authority
CN
China
Prior art keywords
gas
polysilicon film
substrate
plasma
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680083490.3A
Other languages
English (en)
Other versions
CN108834429B (zh
Inventor
中山雅则
竹岛雄郎
竹岛雄一郎
井川博登
舟木克典
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
INTERNATIONAL ELECTRIC CO Ltd
Original Assignee
INTERNATIONAL ELECTRIC CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by INTERNATIONAL ELECTRIC CO Ltd filed Critical INTERNATIONAL ELECTRIC CO Ltd
Publication of CN108834429A publication Critical patent/CN108834429A/zh
Application granted granted Critical
Publication of CN108834429B publication Critical patent/CN108834429B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/321—Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32128—Radio frequency generated discharge using particular waveforms, e.g. polarised waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H01J37/32183—Matching circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/32577—Electrical connecting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32623—Mechanical discharge control means
    • H01J37/32651—Shields, e.g. dark space shields, Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H01L21/02315—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3211—Nitridation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68742—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a lifting arrangement, e.g. lift pins

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Plasma Technology (AREA)

Abstract

本发明提供一种技术，进行如下工序：准备基板的工序，所述基板形成有具有与硅氧化膜的接触面和与上述接触面相对的露出面的多晶硅膜；和向上述多晶硅膜的露出面供给通过对含有氢原子和氧原子的气体进行等离子体激发而生成的反应种的工序。由此，在半导体设备的制造工序中，抑制对基底的硅氧化膜的损伤，并提高多晶硅膜的电特性。

Description

半导体装置的制造方法、记录介质以及基板处理装置
技术领域
本发明涉及半导体装置的制造方法、记录介质以及基板处理装置。
背景技术
近年来，闪存等半导体装置有高集成化的倾向。与之相伴，图案尺寸正在显著细微化。在形成这样的图案时，作为制造工序中的一个工序，有时会对基板实施氧化处理、氮化处理等预定处理。
专利文献1中，对于半导体制造装置的制造方法，公开了通过氢等离子体处理等使多晶硅或绝缘体上的单晶硅的晶界、结晶缺陷部含有氢、氟，形成Si-H键或Si-F键的构成。
现有技术文献
专利文献
专利文献1：日本特开昭59-136926号公报
发明内容
发明要解决的课题
在半导体设备的制造工序中，在硅氧化膜上形成多晶硅膜，并通过氢等离子体处理来提高电特性。但是，在进行该氢等离子体处理时，存在对成为多晶硅膜的基底的硅氧化膜造成损伤这样的课题。
本发明提供一种在抑制对基底的硅氧化膜的损伤的同时，提高多晶硅膜的电特性的技术。
解决课题的方法
根据本发明的一个方式，提供一种半导体装置的制造方法，包括：
准备基板的工序，在该基板上形成有多晶硅膜，该多晶硅膜在硅氧化膜上形成且具有与上述硅氧化膜的接触面以及与上述接触面相对的露出面，以及
向上述多晶硅膜的露出面供给通过等离子体激发含有氢原子和氧原子的气体而生成的反应种的工序。
发明效果
根据本发明，提供能够在抑制对基底的硅氧化膜的损伤的同时，提高多晶硅膜的电特性的技术。
附图说明
图1是本发明的实施方式涉及的基板处理装置的截面图。
图2是说明本发明的实施方式涉及的基板处理装置的等离子体生成原理的说明图。
图3是说明本发明的实施方式涉及的控制装置的图。
图4是显示本发明的实施方式涉及的基板处理工序的流程图。
图5是显示本发明的实施方式涉及的基板处理工序中处理的基板的一例的图。
图6是比较本发明的实施方式涉及的基板处理工序与比较例涉及的基板处理工序中处理后的基板的氢浓度分布的说明图。
图7是比较本发明的实施方式涉及的基板处理工序与比较例涉及的基板处理工序中处理后的基板的氧浓度分布的说明图。
图8是显示本发明的实施方式涉及的基板处理工序前与处理工序后的基板的膜中的缺陷密度评价结果的图。
图9是显示本实验中所使用的电特性评价样品的图。
图10是显示使用图9的电特性评价样品所得到的电特性评价结果的图。
图11是显示使用图9的电特性评价样品所得到的电特性评价结果的图。
图12是显示本发明的实施方式涉及的基板处理工序中处理的基板的其他例的图。
具体实施方式
(1)基板处理装置的构成
对于本发明的一个实施方式涉及的基板处理装置，使用图1至图5进行如下说明。
(处理室)
处理装置100具有对晶圆200进行等离子体处理的处理炉202。处理炉202具有构成处理室201的处理容器203。处理容器203具有作为第一容器的穹顶型的上侧容器210和作为第二容器的碗型的下侧容器211。通过将上侧容器210盖在下侧容器211的上方来形成处理室201。上侧容器210例如由氧化铝(Al2O3)或石英(SiO2)等非金属材料形成，下侧容器211例如由铝(Al)形成。
此外，在下侧容器211的下部侧壁设置闸阀244。在打开闸阀244时，使用搬送机构(未图示)经由搬入出口245，能够将晶圆200搬入至处理室201内。或者，使用搬送机构(未图示)，经由搬入出口245，能够将晶圆200搬出处理室201外。闸阀244在关闭时成为保持处理室201内气密性的隔离阀。
处理室201具有如后所述那样的在周围设置有线圈212的等离子体生成空间201a、以及与等离子体生成空间201a连通并对晶圆200进行处理的基板处理空间201b。等离子体生成空间201a是产生等离子体的空间，是指处理室内例如与线圈212下端(图1中点划线)相比上方的空间。另一方面，基板处理空间201b是用等离子体处理基板的空间，是指与线圈212下端相比下方的空间。
(基座)
在处理室201的底侧中央配置作为载置晶圆200的基板载置部的基座217。基座217例如由氮化铝(AlN)、陶瓷、石英等非金属材料形成。
在基座217的内部，一体地埋入作为加热机构的加热器217b。加热器217b构成为，如果经由加热器电力调整机构276供给电力，则能够将晶圆200表面例如从25℃加热至700℃左右。
基座217与下侧容器211电绝缘。在基座217内部装备阻抗调节电极217c。阻抗调节电极217c经由作为阻抗调节部的阻抗可变机构275而接地。阻抗可变机构275由线圈、可变电容器构成，并构成为，通过控制线圈的电感和电阻以及可变电容器的容量值，来使阻抗能够在从约0Ω至处理室201的寄生阻抗值的范围内改变。由此，能够经由阻抗调节电极217c以及基座217来控制晶圆200的电位(偏压)。
在基座217上，设置能使基座升降的基座升降机构268。而且，在基座217中设置贯通孔217a，另一方面，在下侧容器211的底面上，设置晶圆顶出销266。贯通孔217a和晶圆顶出销266在相互相对的位置上至少各自在3个位置设置。在通过基座升降机构268使基座217下降时，晶圆顶出销266以与基座217处于非接触的状态，插入至贯通孔217a。
本实施方式涉及的基板载置部主要由基座217、加热器217b以及阻抗调节电极217c构成。在对晶圆200进行处理时，通过基座升降机构268使基座217上升，从而使晶圆200位于比后述的谐振线圈212的下端更靠下的位置。
(气体供给部)
在处理室201的上方，即上侧容器210的上部，设置气体供给头236。气体供给头236具有帽状的盖体233、气体导入口234、缓冲室237、开口238、遮挡板240和气体吹出口239，构成为能够将反应气体供给至处理室201内。缓冲室237具有使从气体导入口234导入的反应气体分散的分散空间的功能。
在气体导入口234以合流的方式连接有供给作为含氢气体的氢(H2)气体的气体供给管232a的下游端、供给作为含氧气体的氧(O2)气体的气体供给管232b的下游端以及供给作为非活性气体、含氮气体的氮(N2)气体的气体供给管232c。在气体供给管232a中，从上游侧开始依次设置H2气体供给源250a、作为流量控制装置的质量流量控制器(MFC)252a、作为开关阀的阀门253a。在气体供给管232b中，从上游侧开始依次设置O2气体供给源250b、作为流量控制装置的MFC252b和作为开关阀的阀门253b。在气体供给管232c中，从上游侧开始依次设置N2气体供给源250c、作为流量控制装置的MFC252c和作为开关阀的阀门253c。在气体供给管232a、气体供给管232b和气体供给管232c合流后的下游侧，设置阀门243a，与气体导入口234的上游端连接。通过使阀门253a、253b、253c和243a开关，在分别由MFC252a、252b和252c调节各自的气体流量的同时，经由气体供给管232a、232b、232c能够分别将含氢气体、含氧气体、含氮气体等处理气体供给至处理室201内。
本实施方式涉及的气体供给部主要由气体供给头236(盖体233、气体导入口234、缓冲室237、开口238、遮挡板240和气体吹出口239)、气体供给管232a,232b,232c、MFC252a,252b,252c、阀门253a,253b,253c,243a构成。
此外，本实施方式涉及的含氢气体供给系统由气体供给头236(盖体233、气体导入口234、缓冲室237、开口238、遮挡板240和气体吹出口239)、气体供给管232a、MFC252a、阀门253a,243a构成。
进而，本实施方式涉及的含氧气体供给系统由气体供给头236(盖体233、气体导入口234、缓冲室237、开口238、遮挡板240、气体吹出口239)、气体供给管232b、MFC252b、阀门253b,243a构成。
进而，本实施方式涉及的含氮气体供给系统由气体供给头236(盖体233、气体导入口234、缓冲室237、开口238、遮挡板240、气体吹出口239)、气体供给管232c、MFC252c、阀门253c,243a构成。
(排气部)
在下侧容器211的侧壁，设置从处理室201内将反应气体排气的气体排气口235。气体排气口235与气体排气管231的上游端连接。在气体排气管231中，从上游侧开始依次设置作为压力调节器(压力调节部)的APC(Auto Pressure Controller，自动压力控制器)阀门242、作为开关阀的阀门243b、作为真空排气装置的真空泵246。
本实施方式涉及的排气部主要由气体排气口235、气体排气管231、APC阀门242和阀门243b构成。此外，排气部中还可以包括真空泵246。
(等离子体生成部)
在处理室201的外周部，即上侧容器210的侧壁的外侧，设置作为第一电极的螺旋状谐振线圈212来围绕处理室201。谐振线圈212与RF传感器272、高频电源273和频率整合器274连接。
高频电源273向谐振线圈212供给高频电力。RF传感器272设置在高频电源273的输出侧。RF传感器272监视所供给的高频的前进波、反射波的信息。频率整合器(频率控制部)274基于由RF传感器272监视的反射波的信息来控制高频电源273、进行频率的整合，以使得反射波成为最小。
谐振线圈212的两端电接地，但在谐振线圈212的至少一端经由可动片213来接地，以用于装置最初设置时或改变处理条件时细微调整该谐振线圈的通电长度。图1中的符号214显示另一端固定接地。进而，为了在装置的最初设置时或处理条件改变时细微调整该谐振线圈212的阻抗，在谐振线圈212的接地的两端之间，通过可动片215来构成供电部。
设置遮挡板223，用于遮挡向谐振线圈212外侧泄露电磁波，并用于在与谐振线圈212之间形成构成谐振电路所必需的容量成分。
本实施方式涉及的等离子体生成部主要由谐振线圈212、RF传感器272和频率整合器274构成。此外，还可以包括作为等离子体生成部的高频电源273。
这里，对于本实施方式涉及的装置的等离子体生成原理和所生成的等离子体的性质，利用图2来进行说明。
对于谐振线圈212，为了形成预定波长的驻波，设定线圈直径、匝间距离、匝数以能够以全波长模式谐振。即，将谐振线圈212的通电长度设定为从高频电源273供给的电力的预定频率时的1个波长的整数倍(1倍，2倍，…)。例如，13.56MHz时的1个波长的长度为约22米，27.12MHz时1个波长的长度为约11米，54.24MHz时的1个波长的长度为约5.5米。
具体而言，考虑到所施加的电力、所产生的磁场强度或所适用的装置的外形等，谐振线圈212，例如，以50mm2至300mm2的有效截面积且200mm至500mm的线圈直径，在形成等离子体生成空间201a的腔室的外周侧缠绕2～60匝左右，以使得在频率为800kHz至50MHz、功率为0.5KW以上5KW以下(更优选为1.0KW以上4.0KW以下)的高频电力的作用下，能够产生0.01高斯以上10高斯以下程度的磁场。
此外，谐振线圈212的一端或两端通常经由可动片来接地，以能够在设置该谐振线圈的通电长度时进行细微调整，使得谐振特性与高频电源273大致相同。进而，在谐振线圈212的一端(或另一端，或两端)插入由线圈以及屏蔽层(シールド)形成的波形调整电路，以使得相位电流和逆相位电流相对于谐振线圈212的电路中点对称地流过。波形调整电路通过为与谐振线圈212的端部非电连接的状态或者设定为与之电路等价的状态来构成开路。此外，谐振线圈212的端部还可以通过扼流圈(チョーク)串联电阻而不接地，并直流连接至固定基准电位。
高频电源273具有用于规定振荡频率和输出的包括高频振荡电路以及前置放大器的电源控制设备(控制电路)和用于使预定输出增幅的增幅器(输出电路)。电源控制设备基于通过操作面板预先设定的有关频率和电力的输出条件来控制增幅器，而增幅器经由传输线路向上述谐振线圈212供给一定的高频电力。
本实施方式中，上述频率整合器274检测在产生等离子体时来自上述谐振线圈212的反射波功率，相对于上述预先设定的频率来增加或减少振荡频率，以使得反射波功率达到最小。具体而言，频率整合器274具有用于修正预先设定的振荡频率的频率控制电路，并且在高频电源273的增幅器的输出侧插入检出传输线路中的反射波功率并向频率控制电路反馈该电压信号的RF传感器272(反射波功率计)。
频率控制电路在产生等离子体前以谐振线圈212的无负荷谐振频率产生振荡，在产生等离子体后以为了使反射电力达到最小而将上述预先设定的频率增加或减少后的频率产生振荡，其结果是，对高频电源273施加频率信号以使得传输线路中的反射波为零。
即，在高频电源273上附加的频率整合器274，在高频电源273侧补偿因所产生的等离子体的电容耦合、电感耦合的变动而导致的谐振线圈212中的谐振点的偏差。
本发明的谐振装置中，由于能够根据等离子体产生时和等离子体生成条件变动时的谐振线圈212的谐振点的偏差而输出准确谐振的频率的高频，从而能够在谐振线圈212中进一步准确地形成驻波。即，如图2所示，在谐振线圈212中，通过对包括等离子体的该谐振器的实际谐振频率的送电，形成相位电压与逆相位电压长期相抵消状态的驻波，在线圈的电路中点(电压为零的节点)产生最高相位电流。因此，上述电路中点处所激发的感应等离子体几乎没有与处理室壁、基板载置台的电容耦合，能够在等离子体生成空间201a中产生电势极低的面包圈(ドーナツ)状的等离子体。
本实施方式中，在将等离子体生成空间201a的内部减压至例如10Pa以上200Pa以下的范围(本实施方式中为150Pa)后，在维持上述真空度的同时向等离子体生成空间201a供给等离子体用气体(本实施方式中为H2气体和O2气体的混合气体)。然后，如果由高频电源273向谐振线圈212施加例如27.12MHz、2.5KW的高频电力，则在等离子体生成空间201a的内部产生感应电场，其结果是，所供给的气体在等离子体生成空间201a被等离子体激发而成为等离子体状态。
(控制部)
如图3所示，作为控制部的控制器221构成为具有CPU(Central Processing Unit，中央处理器)221a、RAM(Rando Access Memory，随机储存器)221b、存储装置221c、I/O接口221d的计算机。构成为RAM221b、存储装置221c和I/O接口221d能够经由内部总线221e与CPU221a进行数据交换。控制器221还可以与作为输入输出装置225的例如触摸面板、鼠标、键盘、操作终端等连接。此外，控制器221还可以与作为显示部的例如显示器等连接。
存储装置221c例如由闪存、HDD(Hard Disk Drive，硬盘驱动器)、CD-ROM等构成。在存储装置221c内储存着控制基板处理装置100动作的控制程序、记载了基板处理的过程、条件等的制程配方等，并能够读出。需说明的是，制程配方是按照能使控制器221执行后述的基板处理工序中的各过程并得到预定结果的方式来组合的，作为程序来发挥功能。RAM221b构成为将由CPU221a读出的程序、数据等临时保存的存储区域(工作区域)。
I/O接口221d与上述的MFC252a～252c、阀门253a～253c、243a、243b、闸阀244、APC阀门242、真空泵246、加热器217b、RF传感器272、高频电源273、频率整合器274、基座升降机构268、阻抗可变机构275等连接。
CPU221a构成为，从存储装置221c读出控制程序并执行，同时对应来自输入输出装置225的操作指令的输入等从存储装置221c读出配方。而且，如图1所示，CPU221a构成为，根据读出的制程配方的内容，通过I/O接口221d以及信号线A控制APC阀门242的开度调整动作、阀门243b的开关动作以及真空泵246的起动和停止，通过信号线B控制基座升降机构268的升降动作，通过信号线C基于温度传感器由加热器电力调整机构276控制向加热器217b的供给电量调整动作(温度调整动作)、由阻抗可变机构275控制阻抗值调整动作，通过信号线D控制闸阀244的开关动作，通过信号线E控制RF传感器272、频率整合器274以及高频电源273的动作，通过信号线F由MFC252a～252c控制各种气体的流量调整动作以及阀门253a～253c、243a的开关动作。
(2)基板处理工序
接下来，对本实施方式涉及的基板处理工序，主要使用图4和图5来进行说明。图5是显示本发明的实施方式涉及的基板处理工序中所处理的基板的一例的图，(a)是显示整体的图，(b)是显示部分放大的图。本实施方式涉及的基板处理工序，作为例如闪存等半导体设备的制造工序的一个工序，通过上述处理装置100来实施。此外，在以下的说明中，构成处理装置100的各部分的动作由控制器221来控制。
在本实施方式涉及的基板处理工序中所处理的晶圆200上形成例如具有图5(a)所示的3D结构(3维结构)的图案。具体而言，该结构是例如筒状的3D-NAND结构，由以下的过程来形成。
一开始，在基板等上连续地层叠硅氧化膜300a和多晶硅膜302a。对该层叠膜从上至下蚀刻成孔(孔洞)状。然后，在孔304中的筒状结构的内壁侧面，从壁面侧起依次地(即从筒状结构的外侧向中心侧依次地)进行层叠，按照顺序形成硅氧化膜300b、硅氮化膜306、硅氧化膜300c、多晶硅膜302b。该多晶硅膜302b用作通道部。需说明的是，本实施方式中的多晶硅膜302b也可以是与非晶硅的混晶硅膜。此外，本实施方式中的硅氧化膜300b也可以是含氮(N)、碳(C)的膜(即，SiON、SiOC等)。
本实施方式中，对于在该筒状结构的内侧露出的多晶硅膜302b，使用含有氢原子的气体的等离子体来进行等离子体处理(改性处理)，以改善多晶硅膜302b的电特性。但是，如后所述，使用这种含有氢原子的气体的等离子体来对露出的多晶硅膜302b进行改性处理时，会存在与多晶硅膜302b邻接的作为基底膜的硅氧化膜300c受到损伤，降低作为绝缘膜的功能这样的课题。
为了避免这样的课题，例如，也可以在对多晶硅膜进行等离子体处理后，进行在多晶硅膜上形成硅氧化膜这样的程序(即，改变膜形成的顺序)。但是，例如如上述这样的筒状3D-NAND结构这样，有时需要在形成作为基底的硅氧化膜后，在其上形成多晶硅膜。本实施方式中，即使是在作为基底膜的硅氧化膜上形成有多晶硅膜的结构，也能在抑制硅氧化膜的损伤的同时进行等离子体处理。
这里，多晶硅膜302b至少一部分的厚度为7nm以下。在多晶硅膜302b为7nm以下这样的非常薄的膜时，多晶硅膜302b的接触面侧的硅氧化膜300c的损伤就会变得尤其显著，因而更加适合本发明的应用。
以下进行详述。
(基板搬入工序S110)
首先，将在表面上形成了上述筒状结构的晶圆200搬入处理室201内。具体而言，基座升降机构268将基座217下降至晶圆200的搬送位置，在基座217的贯通孔217a中贯通晶圆顶出销266。其结果是，晶圆顶出销266处于从基座217表面以预定高度突出的状态。
接着，打开闸阀244，使用图中省略的搬送机构从与处理室201邻接的真空搬送室(未图示)将晶圆200搬入处理室201内。其结果是，晶圆200在从基座217的表面突出的晶圆顶出销266上以水平姿态受到支撑。在将晶圆200搬入处理室201内后，搬送机构退出至处理室201外，关闭闸阀244，使处理室201内密闭。然后，基座升降机构268使基座217上升，达到谐振线圈212的下端203a与搬入出口245的上端245a之间的预定位置。其结果是，晶圆200被基座217的上表面支撑。需说明的是，基板搬入工序S110还可以在由作为非活性气体的N2气体等对处理室201内进行吹扫的同时来进行。
(升温和真空排气工序S120)
接着，对搬入处理室201内的晶圆200进行升温。预先加热加热器217b，通过在埋入了加热器217b的基座217上保持所搬入的晶圆200，将晶圆200加热至例如100℃以上500℃以下的范围内的预定温度。这里，将晶圆200加热至温度为300℃。此外，在进行晶圆200的升温期间，由真空泵246经由气体排气管231对处理室201内进行真空排气，使处理室201内的压力达到30Pa以上400Pa以下的范围内的预定值。例如调整至200Pa。真空泵246至少工作至后述的基板搬出工序S160结束。
(处理气体供给和等离子体处理工序S130)
接下来，向处理室201内供给作为处理气体的含有氢原子和氧原子的气体，通过对该气体进行等离子体激发，能够对多晶硅膜302b实施等离子体处理。本实施方式中，供给作为含氢气体的H2气体和作为含氧气体的O2气体的混合气体。具体地，如下所述。
(混合气体流量控制工序)
打开阀门243a、253a、253b，将H2气体和O2气体的混合气体经由缓冲室237导入(供给)至处理室201内。具体而言，打开阀门253a，在由MFC252a进行流量控制的同时，经由缓冲室237开始向处理室201内供给H2气体。同时，打开阀门253b，在由MFC252b进行流量控制的同时，经由缓冲室237开始向处理室201内供给O2气体。这时，H2气体的导入量例如为50sccm以上2000sccm以下的范围，O2气体的导入量例如为50sccm以上2000sccm以下的范围。分别调整MFC252a、252b的开度，将混合气体中的H2气体和O2气体的体积比率控制为5：95～95：5。本实施方式中，H2气体的导入量为400sccm，O2气体的导入量为600sccm。混合气体中的H2气体的体积比率如果小于5：95，则如后所述，可能不能充分得到改善多晶硅膜的电特性的效果。此外，混合气体中的H2气体的体积比率如果大于95：5，则如后所述，可能不能得到降低对基底的硅氧化膜的损伤等效果。
此外，调整APC阀门242的开度来对处理室201内进行排气，使得处理室201内的压力达到例如10Pa以上400Pa以下的范围，更优选为50Pa以上300Pa以下(本实施方式中为150Pa)的预定压力。这样，在对处理室201内进行适度排气的同时，持续供给H2气体和O2气体的混合气体直至后述的等离子体处理工序结束时。
需说明的是，在供给上述混合气体前，还可以将H2气体导入至处理室201内来调整处理室201内达到预定压力。通过这样操作，在开始供给混合气体时，能够以保持处理室201内压力的状态，抑制对控制电极602的急剧氧化。
(等离子体激发开始工序)
在开始导入H2气体和O2气体的混合气体并经过预定时间后(例如经过数秒后)，从高频电源273经由RF传感器272开始对谐振线圈212施加高频电力。此时，例如以0.5KW以上3.5KW以下的范围内的功率施加27.12MHz的高频电力。这里，施加2.5KW的电力。由此，在等离子体生成空间201a内形成感应磁场，在该感应磁场中，在相当于等离子体生成空间的谐振线圈212的电路中点的高度位置激发面包圈状的感应等离子体。由激发的等离子体将H2气体、O2气体活性化并解离，生产含有氢原子(H)和氧原子(O)的活性种、含有氢原子的活性种、氢离子、含有氧原子的活性种、氧离子等反应种(例如OH以及H等)。所生成的1种或多种反应种的群中含有氢原子和氧原子。
如前所述，形成相位电压和逆相位电压长时间相抵消状态的驻波，并在线圈的电路中点(电压为零的节点)产生最高相位电流。因此，上述电路中点处所激发的感应等离子体，几乎不与处理室壁、基板载置台进行电容耦合，等离子体生成空间201a中能够形成电势极低的面包圈状的等离子体。
进而，如上述那样，在高频电源273中附设的电源控制设备补偿因等离子体的电容耦合、电感耦合的变动所导致的谐振线圈212中的谐振点的偏差，进一步准确地形成驻波，因而，几乎不产生电容耦合，能够更确实地在等离子体生成空间中形成电势极低的等离子体。
含有H2气体和O2气体的混合气体经由等离子体被活性化，生成含有1种或多种反应种的气体，将该气体供给至多晶硅膜302b的表面(露出面)，对多晶硅膜302b进行改性。即，通过1种或多种反应种的群中所含的氢原子与多晶硅膜302b反应，氢原子被添加到膜中。此外，如后所述，所供给的反应种也会与作为多晶硅膜302b的基底的硅氧化膜300c反应，但本实施方式中，所供给的反应种含有氧原子，因而能够抑制该改性处理中对硅氧化膜300c的损伤。
需说明的是，本实施方式中，作为含有氢原子和氧原子的气体，对于使用作为含氢气体的H2气体和作为含氧气体的O2气体的混合气体的构成进行了说明，但不限于此，也可以使用H2气体以外的含氢气体和O2气体以外的含氧气体的混合气体。例如，作为含氧气体可以使用O3(臭氧)气体。进而，作为含有氢原子和氧原子的气体，还可以供给含有氢原子和氧原子这二者的分子的气体，从而进行等离子体激发。例如，可以使用H2O气体、H2O2气体。此外，作为含氢气体还可以使用含有重氢D的气体。此外，根据需要，还可以添加Ar等惰性气体。这时，使得含有氢原子和氧原子的气体中的氢原子与氧原子的比率为5：95～95：5。含有氢原子和氧原子的气体中的氢原子的比率小于5：95时，则如后所述，有可能不能充分地得到改善多晶硅膜的电特性的效果。此外，含有氢原子和氧原子的气体中的氢原子的比率大于95：5时，则如后所述，有可能不能得到降低对基底的硅氧化膜的损伤等的效果。
此外，本实施方式中，通过将含有氢原子和氧原子的气体供给至处理室201内来进行等离子体激发，从而生成活性种等反应种，作为其他例，也可以在处理室201外对气体进行等离子体激发，并将所生成的活性种等反应种导入到处理室201内。进而，作为其他例，可以对含氢气体和含氧气体分别进行等离子体激发，将各自生成的活性种等反应种混合来供给多晶硅膜302b。
在从开始施加高频电力至经过预定处理时间后，例如经过10秒至1200秒后，停止从高频电源273的电力输出，停止处理室201内的等离子体放电。本实施方式中为120秒。此外，关闭阀门253a,253b，停止向处理室201内供给H2气体、O2气体。
这里，向多晶硅膜302b供给的氢，已知会在之后的例如300℃～600℃的热处理工序中脱离。作为其对策，进行如下的氮化气体供给和等离子体处理工序。
(氮化气体供给和等离子体处理工序S140)
接下来，开始供给作为氮化气体的含氮原子的气体(含氮气体)。本实施方式中，作为含氮气体，使用N2气体。具体如下所述。
(氮化气体流量控制工序)
打开阀门243a,253c，将N2气体经由缓冲室237导入(供给)至处理室201内。具体而言，打开阀门253c，在由MFC252c进行流量控制的同时，经由缓冲室237开始向处理室201内供给N2气体。这时，N2气体的导入量为例如50sccm以上3000sccm以下的范围内。本实施方式中，N2气体的导入量为0.2slm。
此外，调整APC阀门242的开度来对处理室201内进行排气，使得处理室201内的压力达到例如0.1Pa以上50Pa以下的范围内，更优选为1Pa以上10Pa以下(本实施方式中为5Pa)的预定压力。由此，在对处理室201内适度排气的同时，持续供给N2气体直至后述的等离子体处理工序的结束。
(等离子体激发开始工序)
在开始导入N2气体并经过预定时间后(例如经过数秒后)，由高频电源273经由RF传感器272对谐振线圈212开始施加高频电力。这时，例如施加1500W的高频电力。然后，经过预定处理时间，例如10秒至1200秒后，停止由高频电源273的电力输出，停止处理室201内的等离子体放电。本实施方式中为120秒。此外，关闭阀门253c，停止向处理室201内供给N2气体。
经过以上操作，感应等离子体受到激发，由被激发的等离子体使N2气体活性化，生成含有氮(N)原子的氮活性种(反应种)。氮活性种与改性后的多晶硅膜302b的表面反应，在表面成膜约2nm的氮化膜(SiN)。即，N2气体通过被等离子体活性化，能够在多晶硅膜302b的露出面形成致密的SiN膜，该SiN膜会成为阻碍，抑制氢从多晶硅膜302b的表面的脱离。
(真空排气工序S150)
在经过预定处理时间并停止N2气体的供给后，使用气体排气管231对处理室201内进行真空排气。由此，将处理室201内的含有H2气体、O2气体以及其他残留物的排气等排到处理室201外。然后，调整APC阀门242的开度，将处理室201内的压力调整至与处理室201相邻接的真空搬送室(晶圆200的搬出地点，未图示)相同的压力。
(基板搬出工序S160)
在处理室201内达到预定压力后，将基座217降低至晶圆200的搬送位置，使晶圆200被支撑在晶圆顶出销266上。然后，打开闸阀244，使用图中省略的搬送机构将晶圆200搬出至处理室201外。这时，还可以在作为非活性气体的N2气体等进行吹扫的同时进行处理室201内晶圆200的搬出。通过以上操作，结束本实施方式涉及的基板处理工序。
由此，通过使用含有氢原子的气体的等离子体进行改性处理，能够在多晶硅膜302b膜中添加氢，由此，能够改善多晶硅膜302b的电特性(例如电子移动度等)。进而，通过使用含有氢原子和氧原子的气体的等离子体来进行改性处理，能够抑制与多晶硅膜接触面侧的硅氧化膜300c的损伤(例如氧成分的减少)。因此，即使在依次成膜硅氧化膜、多晶硅膜后，对表面侧的多晶硅膜进行这样的改性处理，也能抑制作为基底膜的硅氧化膜的损伤，因此能够提高设备形成工序的自由度。进而，通过使用含氮气体的等离子体对氢等离子体处理后的多晶硅膜302b的表面进行氮化处理，能够抑制通过氢等离子体改性而添加在多晶硅膜302b的氢在随后的热处理工序等中的脱离。
＜实验例＞
图6以及图7是显示通过SIMS(Secondary IonMass Spectrometry，二次离子质谱)对由本实施方式涉及的基板处理工序处理的晶圆和由比较例涉及的基板处理工序处理的晶圆的多晶硅膜和硅氧化膜中的成分浓度进行分析和比较的图。图6是显示对氢浓度进行分析、比较的图，图7是显示对氧浓度进行分析、比较的图。图6的纵轴表示氢浓度，图7的纵轴表示氧浓度。此外，图6和图7的横轴分别表示距多晶硅膜表面的深度，表示为“Poly-Si”的区域是形成多晶硅膜的区域(深度)，表示为“SiO”区域是形成硅氧化膜的区域(深度)。
图6和图7的各3条曲线中，“■”表示作为比较例1的未对多晶硅膜进行等离子体处理的情形，“●”表示作为比较例2的对多晶硅膜仅使用H2气体进行了等离子体处理的情形，“○”表示作为本实施方式涉及的例子(本实施例)的对多晶硅膜使用H2气体和O2气体的混合气体进行了等离子体处理的情形。使用上述的基板处理工序，在比较例2中H2气体流量为1000sccm，在本实施例中H2气体流量为400sccm、O2气体流量为600sccm，进行实验，。
如图6所示，对于多晶硅膜，在比较例2和本实施例的进行了等离子体处理时，与未进行等离子体处理的比较例1相比，可知多晶硅膜中的氢浓度增高。即，通过进行使用了含氢原子的气体的等离子体处理能够在多晶硅膜中添加氢原子。因此，由所添加的氢原子能够降低多晶硅膜中的缺陷密度，并增大多晶硅的粒子尺寸，因而，能够提高膜中的电子移动度，改善设备的电特性。
此外，在进行本实施例的等离子体处理时，可知硅氧化膜中的氢浓度与比较例1、比较例2相比降低。即，可知通过进行使用H2气体和O2气体的混合气体的等离子体处理，能够在多晶硅膜中添加氢原子，另一方面，能够抑制在作为基底膜的硅氧化膜中添加氢原子。这被推测是因为，由本实施例中的混合气体生成的反应种所含的氧原子优先与硅氧化膜反应，从而抑制氢原子添加到硅氧化膜中。
此外，如图7所示，对于多晶硅膜，在比较例2中仅使用H2气体进行等离子体处理时，多晶硅膜中的氧浓度与比较例1和本实施例相比大幅上升，硅氧化膜中的氧浓度与比较例1、本实施例相比大幅下降。由此结果推测，硅氧化膜中所含的氧原子通过比较例2的等离子体处理而浸透(扩散)至多晶硅膜。即，如比较例2这样仅使用H2气体的等离子体处理中，使得构成硅氧化膜的氧原子从膜中大幅流失(即，对硅氧化膜施加损伤)，使作为基底绝缘膜的绝缘特性大幅变差。
另一方面，本实施例中，硅氧化膜中的氧浓度虽有所下降，但与比较例2的情形相比，氧浓度的下降得以抑制。此外可知，多晶硅膜中的氧浓度虽有所上升，但与比较例2相比，氧浓度的上升得以抑制。由这样的结果可知，本实施例中，即使进行了等离子体处理，也能抑制硅氧化膜中的氧向多晶硅膜的浸透(扩散)。这被推测是因为，由本实施例中的混合气体生成的反应种所含的氧原子优先与硅氧化膜反应，反应种所含的氢原子与硅氧化膜中的氧原子反应，从而抑制氧原子的脱离。
因此，本实施例中，能够抑制构成硅氧化膜的氧原子从膜中大量损失(即，对硅氧化膜施加损伤)，抑制氧原子在多晶硅膜中的扩散，因此，即使在对多晶硅膜进行使用含氢原子的气体的等离子体处理时，也能维持硅氧化膜的作为基底绝缘膜的绝缘特性。
图8是显示通过ESR(ElectricSpinResonance，电自旋共振)对由本实施方式涉及的基板处理工序进行处理的晶圆与由使用比较例涉及的基板处理工序进行处理的晶圆的膜中的缺陷密度进行分析、比较的图。ESR通过测定电子自旋的磁共振，能够评价膜中缺陷密度。图8的纵轴显示吸收的大小，横轴表示磁场的强度。图8中，实线是对本实施方式涉及的基板处理工序后的晶圆中所形成的多晶硅膜进行分析的结果，显示为实施例。图8中，虚线对本实施方式涉及的基板处理工序前的晶圆中所形成的多晶硅膜进行分析的结果，显示为比较例。
如图8所示，如果比较本实施例中的多晶硅膜和比较例中的多晶硅膜，可知，本实施例的基板处理工序后的多晶硅膜中所检出的因缺陷导致的信号小，膜中的缺陷密度降低。即，通过本实施例的等离子体处理，多晶硅膜被改性。这被认为是，通过添加的氢，多晶硅膜的缺陷被填埋从而得以改善。
接下来，对使用本实施方式涉及的基板处理工序来制造的晶体管的电特性进行评价。图9显示在本实验中所使用的电特性评价样品。本样品的结构接近3D-NAND结构，在成膜栅极绝缘膜后，成膜作为通道部的多晶硅膜，对于该多晶硅膜，进行本实施方式的基板处理工序涉及的利用H2气体和O2气体的混合气体的等离子体处理。图10和图11是显示使用图9的样品得到的电特性评价结果的图，实线是本实施方式涉及的基板处理工序后的电特性，显示为实施例。虚线是本实施方式涉及的基板处理工序前的电特性，显示为比较例。图10是显示图9的样品的Id-Vg特性的图，纵轴Id表示从漏极流至源极的电流(漏极电流)，横轴Vg表示栅极-源极间的电压(栅极电压)。图11中，纵轴Gm表示相对于栅极电压的变化的漏极电流的比例，横轴Vg表示栅极-源极间的电压(栅极电压)。
如图10(a)所示，如果与比较例的电特性评价结果进行比较，可知在本实施例涉及的基板处理工序后，Id-Vg的斜率变得更大。这表明，相对于栅极电压的变化，漏极电流的变化量增大，能够期待更快速动作的晶体管。此外，如图10(b)所示，如果与比较例的电特性评价结果进行比较，可知在本实施例涉及的基板处理工序后，电流值(Id的值)变大。
此外，如图11所示，如果与比较例的电特性评价结果进行比较，可知在本实施例涉及的基板处理工序后，Gm值的最大值增大，能够进行最大动作的电流值大。
(3)本实施方式涉及的效果
根据本实施方式，能够实现以下所示的一种或多种效果。
(a)根据本实施方式，对于多晶硅膜，通过进行含有氢原子的等离子体处理，能够改善多晶硅膜的电特性。即，通过在膜中添加氢，能够降低膜的缺陷密度，此外，能够增大多晶硅的粒子尺寸，因此，能够提高多晶硅膜中的电子移动度，提高设备特性。
(b)进而，根据本实施方式，对于多晶硅膜，通过进行使用含有氢原子和氧原子的气体的等离子体处理，能够抑制对基底的硅氧化膜的损伤(例如氧成分的减少)、抑制氧成分向多晶硅膜的浸透(扩散)。此外，能够抑制氢向基底的硅氧化膜的过剩添加。因此，即使在依次进行硅氧化膜、多晶硅膜的成膜后进行等离子体处理，也能抑制对硅氧化膜、多晶硅膜进行不需要的改性，同时能够对多晶硅膜中添加氢，因而，能够提高设备形成的自由度。
(c)此外，根据本实施方式，通过在进行含有氢原子和氧原子的等离子体处理后，进一部进行使用含氮气体的等离子体处理，从而对多晶硅膜的表面进行氮化处理，能够抑制氢等离子体改性后的氢脱离。
(d)此外，根据本实施方式，适用于NAND结构，能够在成膜各膜后，在最后对多晶硅膜进行改性，从而提高了设备形成的自由度。此外，作为通道的多晶硅膜，希望其膜厚小，在这种情况下，对基底面的硅氧化膜的损伤显著，因而更加适合于应用本发明。
图12显示本发明的实施方式涉及的基板处理工序所适用的基板的其他结构例。如图12所示，在晶圆200上，从与晶圆200的接触面侧开始依次层叠硅氧化膜300、硅氮化膜306、硅氧化膜300和多晶硅膜302，并形成多个槽400。对于如图12所示的在槽400的上部形成由多晶硅膜302形成的浮动电极的结构，也能适用本实施方式涉及的基板处理工序。如此，对于形成具有纵横比大(例如纵横比为20左右至100以上)的凹凸部的槽400的结构，也能够在浮动电极的基底形成硅氧化膜300，抑制对多晶硅膜302的基底的硅氧化膜300的损伤，提高多晶硅膜302的电特性。即，即使对于高纵横比的结构，也能够对作为通道部的多晶硅膜进行均匀的(各向同性的)等离子体处理，因而提高具有高纵横比结构的设备的特性，是适合的。
此外，本发明也适用于在晶圆200上层叠控制栅极、第1绝缘膜、捕获层(浮动栅极)、作为第2绝缘膜的硅氧化膜和作为通道部的多晶硅膜的NAND结构。由于能够在各膜成膜后最后对多晶硅膜进行改性，因此能够提高设备形成的自由度。此外，作为通道部的多晶硅膜，希望其膜厚小，在这种情况下，对基底面的硅氧化膜的损伤显著，因而更加适合于应用本发明。
以上，对本发明的一个实施方式进行了说明，但本发明不限于上述的一个实施方式，在不脱离其宗旨的范围内可以进行各种变更。
产业上的利用可能性
根据本发明，提供一种在抑制对基底的硅氧化膜的损伤的同时提高多晶硅膜的电特性的技术。
符号说明
100···处理装置，
200···晶圆，
201···处理室，
202···处理炉。

Claims (12)

1.一种半导体装置的制造方法，具备：
准备形成有多晶硅膜的基板的工序，所述多晶硅膜在硅氧化膜上形成，并具有与所述硅氧化膜的接触面和与所述接触面相对的露出面；
向上述多晶硅膜的露出面供给通过对含有氢原子和氧原子的气体进行等离子体激发而生成的反应种的工序。
2.如权利要求1所述的方法，所述含有氢原子和氧原子的气体是含氢气体和含氧气体的混合气体。
3.如权利要求1所述的方法，所述含有氢原子和氧原子的气体是氢气和氧气的混合气体。
4.如权利要求1所述的方法，所述硅氧化膜和所述多晶硅膜是在槽结构或筒状结构的内壁侧面，从所述槽结构或筒状结构的外侧向着中心侧依次层叠所述硅氧化膜和所述多晶硅膜而形成的。
5.如权利要求1所述的方法，在所述基板上形成层叠了控制栅极、第1绝缘膜、捕获层、作为第2绝缘膜的上述硅氧化膜和作为通道部的上述多晶硅膜的结构。
6.如权利要求1所述的方法，上述多晶硅膜的至少一部分的厚度为7nm以下。
7.如权利要求1所述的方法，在向所述多晶硅膜的露出面供给所述反应种的工序后，进一步具有向所述多晶硅膜的露出面供给通过对含有氮原子的气体进行等离子体激发而生成的反应种的工序。
8.如权利要求1所述的方法，
准备所述基板的工序具有：将所述基板搬入具有对所述含有氢原子和氧原子的气体进行等离子体激发的等离子体生成空间的处理室，并将所述基板载置于比设置在所述等离子体生成空间的外周且具有高频电力的波长整数倍的电路长度的线圈的下端更靠下的位置的工序，
向所述多晶硅膜的露出面供给所述反应种的工序具有：向所述等离子体生成空间供给所述含有氢原子和氧原子的气体的工序，对所述线圈施加所述高频电力从而在所述等离子体生成空间对所述含有氢原子和氧原子的气体进行等离子体激发的工序，以及在开始所述含有氢原子和氧原子的气体的等离子体激发后控制对所述线圈施加的所述高频电力的频率以维持所述线圈的谐振状态的工序。
9.如权利要求1所述的方法，所述含有氢原子和氧原子的气体中的氢原子与氧原子的比率为5：95～95：5的范围。
10.如权利要求3所述的方法，所述混合气体中的所述氢气和所述氧气的体积比率为5：95～95：5的范围。
11.一种计算机可读的记录介质，其记录有通过计算机使基板处理装置执行如下步骤的程序：
准备形成有多晶硅膜的基板的步骤，所述多晶硅膜在硅氧化膜上形成且具有与上述硅氧化膜的接触面和与上述接触面相对的露出面，
向所述多晶硅膜的露出面供给通过对含有氢原子和氧原子的气体进行等离子体激发而生成的反应种的步骤。
12.一种基板处理装置，具备：
基板处理室，其具有对所供给的处理气体进行等离子体激发的等离子体生成空间和与所述等离子体生成空间连通且载置基板的基板处理空间，
线圈，其设置于所述等离子体生成空间的外周且具有所施加的高频电力的波长整数倍的电路长度，
高频电源，其对所述线圈施加高频电力，
频率控制部，其构成为控制所述高频电源以将对所述线圈施加的高频电力的频率维持在所述线圈的谐振频率，
气体供给部，其向所述等离子体生成空间供给作为所述处理气体的含有氢原子和氧原子的气体，
基板载置台，其构成为载置形成有多晶硅膜的所述基板，所述多晶硅膜形成在硅氧化膜上且具有与所述硅氧化膜的接触面和与所述接触面相对的露出面，
控制部，其构成为在控制所述基板载置台将所述基板保持在比所述线圈的下端更靠下的位置后，控制所述气体供给部向所述等离子体生成空间供给上述处理气体并同时控制所述高频电源对所述线圈施加高频电力。
CN201680083490.3A 2016-03-11 2016-09-26 半导体装置的制造方法、记录介质以及基板处理装置 Active CN108834429B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-047993 2016-03-11
JP2016047993 2016-03-11
PCT/JP2016/078214 WO2017154245A1 (ja) 2016-03-11 2016-09-26 半導体装置の製造方法、記録媒体及び基板処理装置

Publications (2)

Publication Number Publication Date
CN108834429A true CN108834429A (zh) 2018-11-16
CN108834429B CN108834429B (zh) 2023-04-18

Family

ID=59790206

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680083490.3A Active CN108834429B (zh) 2016-03-11 2016-09-26 半导体装置的制造方法、记录介质以及基板处理装置

Country Status (5)

Country Link
US (1) US11152476B2 (zh)
JP (1) JP6484388B2 (zh)
KR (1) KR102085199B1 (zh)
CN (1) CN108834429B (zh)
WO (1) WO2017154245A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111739778A (zh) * 2019-03-25 2020-10-02 株式会社国际电气 基板处理装置、半导体器件的制造方法及记录介质、程序
TWI761913B (zh) * 2019-09-17 2022-04-21 日商國際電氣股份有限公司 基板處理裝置、基板承載盤蓋、半導體裝置之製造方法及基板處理方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115812245A (zh) * 2020-09-18 2023-03-17 株式会社国际电气 基板处理装置、半导体装置的制造方法以及程序

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175488A (ja) * 2004-12-08 2005-06-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010225946A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2014075579A (ja) * 2012-09-12 2014-04-24 Hitachi Kokusai Electric Inc 基板処理装置及び半導体装置の製造方法
CN104992899A (zh) * 2015-06-09 2015-10-21 深圳市华星光电技术有限公司 多晶硅薄膜的制备方法及多晶硅tft结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59136926A (ja) 1983-01-25 1984-08-06 Seiko Epson Corp 半導体装置の製法
US4870245A (en) * 1985-04-01 1989-09-26 Motorola, Inc. Plasma enhanced thermal treatment apparatus
US5858844A (en) * 1995-06-07 1999-01-12 Advanced Micro Devices, Inc. Method for construction and fabrication of submicron field-effect transistors by optimization of poly oxide process
US8236706B2 (en) * 2008-12-12 2012-08-07 Mattson Technology, Inc. Method and apparatus for growing thin oxide films on silicon while minimizing impact on existing structures
US8940592B2 (en) * 2013-01-11 2015-01-27 Micron Technology, Inc. Memories and methods of forming thin-film transistors using hydrogen plasma doping

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175488A (ja) * 2004-12-08 2005-06-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2010225946A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2014075579A (ja) * 2012-09-12 2014-04-24 Hitachi Kokusai Electric Inc 基板処理装置及び半導体装置の製造方法
CN104992899A (zh) * 2015-06-09 2015-10-21 深圳市华星光电技术有限公司 多晶硅薄膜的制备方法及多晶硅tft结构

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111739778A (zh) * 2019-03-25 2020-10-02 株式会社国际电气 基板处理装置、半导体器件的制造方法及记录介质、程序
CN111739778B (zh) * 2019-03-25 2023-08-22 株式会社国际电气 基板处理装置、半导体器件的制造方法及记录介质、程序
TWI761913B (zh) * 2019-09-17 2022-04-21 日商國際電氣股份有限公司 基板處理裝置、基板承載盤蓋、半導體裝置之製造方法及基板處理方法

Also Published As

Publication number Publication date
KR102085199B1 (ko) 2020-03-05
JPWO2017154245A1 (ja) 2018-11-22
WO2017154245A1 (ja) 2017-09-14
CN108834429B (zh) 2023-04-18
US20190006481A1 (en) 2019-01-03
US11152476B2 (en) 2021-10-19
JP6484388B2 (ja) 2019-03-13
KR20180110030A (ko) 2018-10-08

Similar Documents

Publication Publication Date Title
US9059229B2 (en) Substrate processing apparatus and method of manufacturing semiconductor device
KR102606168B1 (ko) 기판 처리 장치, 반도체 장치의 제조 방법 및 프로그램
US11384431B2 (en) Substrate processing apparatus
JP5933394B2 (ja) 基板処理装置、半導体装置の製造方法及びプログラム
KR101993070B1 (ko) 반도체 장치의 제조 방법 및 기록 매체
CN108834429A (zh) 半导体装置的制造方法、记录介质以及基板处理装置
WO2019082569A1 (ja) 基板処理装置、半導体装置の製造方法及び記録媒体
KR102315002B1 (ko) 반도체 장치의 제조 방법, 프로그램 및 기판 처리 장치
US9831249B2 (en) Method of manufacturing semiconductor device and non-transitory computer-readable recording medium
KR101965992B1 (ko) 반도체 장치의 제조 방법, 기록 매체 및 기판 처리 장치
CN112309820A (zh) 基板处理装置、半导体装置的制造方法以及存储介质
CN110942976A (zh) 半导体器件的制造方法及衬底处理装置
US20230097621A1 (en) Method of processing substrate, method of manufacturing semiconductor device, substrate processing apparatus, and recording medium
JP7393376B2 (ja) 半導体装置の製造方法、基板処理方法、プログラム及び基板処理装置
KR101245423B1 (ko) 반도체 장치의 제조 방법 및 기판 처리 장치
KR20220018051A (ko) 반도체 장치의 제조 방법, 기판 처리 방법, 기록 매체 및 기판 처리 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant