CN1087851C - 信息处理部件 - Google Patents

Abstract

信息处理装置，具有信息处理部件，数据经过设置在其间的总线传送。作为信息处理部件之一的数据受请求部件向作为另一信息处理部件中的数据请求部件发送一个应答信号。该信息处理置包括：用于检测接收数据中的错误的错误检测部件，用于产生一个与具有错误的接收数据有关的错误应答信号和一个与没有错误的接收数据有关的正常应答信号的应答信号生成部件，以及用于以高于正常应答信号的优先级向总线发送错误应答信号的信息发送部件。

Description

信息处理部件

本发明一般涉及信息处理装置及方法，并且更具体地涉及这样一种信息处理方法和装置，其中信息是通过一条将信息处理部件连在一起的公用总线传送的，并且在收到所传送的信息之后，将一个应答信号从信息接收部件发送到信息发送部件。

最近的信息处理装置的处理能力与总线传送能力非常有关。为了提高信息处理装置的处理能力，试图采用增大位数的总线和较短的总线周期。近来，按包格式(包总线)设置总线的开发中已经有大量活动。

这样一种包总线与常规总线的不同之处如下。在常规总线中，当数据请求部件正在独占地使用总线时，数据请求部件或模块(主)访问数据受请求部件或模块，直到数据受请求部件向数据请求部件发送所请求的数据。这个过程依赖于数据受请求部件的响应速度。当数据请求部件正在独占使用总线时，不允许另一个数据请求部件使用总线。在包总线中，数据请求部件只是独占地使用总线有限的时间。更具体地，只是在数据请求部件向数据受请求部件发送一个数据请求包时的时间内以及在数据请求部件从之接收所请求的数据时的时间内，总线才由数据请求部件独占地使用。这样，在当数据请求部件向数据受请求部件发送数据请求包时的时间与当数据请求部件从数据受请求部件接收所请求数据时的时间之间的空闲周期内，另一数据请求部件能够使用总线。上述过程不依赖于数据受请求部件的响应速度。因此，能够有效地使用总线，使得能够非常有效地传送数据。

上述包总线具有一个待解决的问题。如果大量数据请求部件向一个数据受请求部件发送数据请求包，该数据受请求部件接收许多数据请求包，并以接收请求的次序顺序处理请求。就是说，数据受请求部件同时可以具有大量数据请求包。如果一个数据请求包有错误，则需要尽可能向发送具有该错误的数据请求包的数据请求部件通知该错误的产生。然后，在数据请求部件的恢复或维护工作中可以执行消除错误的适当过程。

然而，数据受请求部件按照接收次序逐一地处理数据请求，因此，需要很长时间向发送具有该错误的请求的数据请求部件通知该错误的产生。换言之，处理在具有错误的请求之前收到的所有请求，然后处理具有错误的请求。在这种情形下，在执行消除错误的过程中有一个延迟，并且因而该信息处理装置是不可靠的。

本发明总的目的是提供一种消除上述缺点的信息处理方法、部件和装置。

本发明的更具体的目的是提供一种信息处理方法、部件和装置，其中当产生一个错误时，能够立即执行用于处理该错误的适当的过程。

本发明的上述目的通过一种用于信息处理部件的信息处理方法实现，在信息处理部件之间数据经过一条设置在其间的总线传送，作为信息处理部件之一的数据受请求部件向作为信息处理部件中的另一个的数据请求部件发送一个应答信号，该信息处理方法包括步骤：

(a)检测接收数据中的错误；

(b)产生一个与具有错误的接收数据有关的错误应答信号和一个与没有错误的接收数据有关的正常应答信号；以及

(c)以高于正常应答信号的优先级向总线发送错误应答信号。

根据上述方法，经过总线先于正常应答信号向数据请求部件发送错误应答信号，使得能够立即向数据请求部件通知错误的产生。

本发明的上述目的还通过一种信息处理部件实现，该信息处理部件与另一信息处理部件经过设置在其间的总线进行数据传送，作为信息处理部件之一的数据受请求部件向作为信息处理部件中的另一个的数据请求部件发送一个应答信号，该信息处理部件包括：

错误检测装置，用于检测接收数据中的错误；

应答信号生成装置，用于产生一个与具有错误的接收数据有关的错误应答信号和一个与没有错误的接收数据有关的正常应答信号；以及

信息发送装置，用于以高于正常应答信号的优先级向总线发送错误应答信号。

根据上述部件，经过总线先于正常应答信号向数据请求部件发送错误应答信号，使得能够立即向数据请求部件通知错误的产生。

在上述部件中，信息发送装置可以包括用于存储至少一个错误应答信号和正常应答信号的存储装置，和用于控制存储装置使得从存储装置读错误应答信号和先于存储装置中所存储的正常应答信号向总线发送错误应答信号的控制装置。

在上述部件中，存储装置可以按收到次序存储错误应答信号和正常应答信号，并且控制装置可以控制存储装置，使得当没有错误应答信号存储在存储装置中时，按收到次序从存储装置中顺次读正常应答信号，并且另外如果在存储装置中有错误应答信号时，先于正常应答信号向总线发送错误应答信号。

在上述部件中，存储装置可以包括存储正常应答信号的第一存储器，和存储错误应答信号的第二存储器，并且控制装置可以控制存储装置，使得如果在第二存储器中有至少一个错误应答信号，则先于正常应答信号向总线发送该错误应答信号。

在上述部件中，应答信号发生装置可以包括用于向各个接收数据集增加标识信息的装置，该标识信息指明各个接收数据集是否具有错误，标识信息与各个接收数据集一起存储在存储装置中。另外，控制装置可以控制存储装置，使得如果有指明存在具有错误的接收数据的标识信息，则先于正常应答信号向总线发送错误应答信号。根据上述部件，能够通过访问存储在存储装置中的标识信息确定接收数据是否具有错误，使得能够立即向数据请求部件通知错误的产生。

上述部件可以包括用于存储经过总线获得的接收数据的存储装置。在该情形下，应答信号发生装置可以包括第一装置和第二装置，第一装置用于产生与具有由错误检测装置所检测的错误的接收数据有关的错误应答信号，第二装置用于产生与没有错误的接收数据有关的正常应答信号。因此，在检测到其内所含有的错误之后，能够立即产生错误应答信号。

上述部件可以包括用于存储经过总线获得的接收数据的存储装置。在该情形下，错误检测装置可以包括用于向各个接收数据集增加标识信息的装置，该标识信息区别具有错误的接收数据和没有错误的接收数据，标识信息与各个接收数据集一起存储在存储装置中。另外，应答信号发生装置可以包括用于产生错误应答信息和正常应答信息的装置，错误应答信息与指明错误的标识信息有关，正常应答信息与指明没有错误的标识信息有关，该产生过程是在按读接收数据的次序访问标识信息时进行的。另外，信息发送装置可以包括：用于先于增加有指明没有错误的标识信息的接收数据、从存储装置读增加有指明错误的标识信息的接收数据、并且用于将从存储装置读的数据加到应答信号发生装置的装置，使得先于正常应答信号向总线发送错误应答信号，然后按产生次序向总线发送正常应答信号。如上所述，能够以高于正常应答信号的优先级从存储装置读错误应答信号，使得能够立即向数据请求部件通知错误的产生。

上述部件可以包括第一存储器和第二存储器，第一存储器存储具有由错误检测装置所检测的错误的接收数据，第二存储器存储没有错误的接收数据。在该情形下，应答信号发生装置可以按从第一存储器和第二存储器读接收数据的次序产生与所读接收数据有关的应答信号。信息发送装置可以包括：用于先于在第二存储器中所存储的接收数据从第一存储器读接收数据、并且用于将从第一存储器和第二存储器所读的数据加到应答信号发生装置的装置，使得先于正常应答信号向总线发送错误应答信号，然后按产生次序向总线发送正常应答信号。根据如上所述，将具有错误的接收数据和没有错误的接收数据分别存储在第一存储器和第二存储器中，使得能够立即从第一存储器读错误应答信号，并且从而能够向数据请求部件通知错误的产生。

本发明的上述目的还可通过具有信息处理部件的信息处理装置实现，数据经过设置在信息处理部件之间的总线传送，作为信息处理部件之一的数据受请求部件向作为信息处理部件中的另一个的数据请求部件发送一个应答信号，该信息处理装置包括：

错误检测装置，用于检测接收数据中的错误；

应答信号生成装置，用于产生一个与具有错误的接收数据有关的错误应答信号和一个与没有错误的接收数据有关的正常应答信号；以及

信息发送装置，用于以高于正常应答信号的优先级向总线发送错误应答信号。

通过以下结合附图的详细描述，本发明的其他目的、特征和优点将会更加明显。

图1是根据本发明第一实施方式的信息处理装置的框图；

图2是本发明第一实施方式中所用的错误检测器的工作流程图；

图3是本发明第一实施方式中所用的数据处理器的工作流程图；

图4是本发明第一实施方式中所用的应答包发生器的工作流程图；

图5是本发明第一实施方式中所用的总线主定序器的框图；

图6是图5所示的总线主定序器的工作时序图；

图7是本发明第一实施方式中所用的发送控制器的流程图；

图8是根据本发明第二实施方式的信息处理装置的框图；

图9是本发明第二实施方式中所用的总线主定序器的框图；

图10是图9所示的总线主定序器的工作时序图；

图11是本发明第二实施方式中所用的总线控制模块的工作流程图；

图12是根据本发明第三实施方式的信息处理装置的框图；

图13是根据本发明第四实施方式的信息处理装置的框图；

图14是根据本发明第五实施方式的信息处理装置的框图；

图15是根据本发明第六实施方式的信息处理装置的框图；

图16是根据本发明第七实施方式的信息处理装置的框图。

图1是根据本发明第一实施方式的信息处理装置11的框图。信息处理装置11具有与公用总线连接的信息处理部件(模块)，数据通过公用总线以包格式(一个数据集)传送。

更具体地，信息处理装置11包括如计算机这样的信息处理部件12和13、包总线14和总线控制模块15。部件12和13通过包总线14相互连接。信息处理部件12和13根据各自内置的程序处理数据。包数据经过包总线14在部件12与13之间传送。总线控制模块15从部件12和13接收请求以发送包，并且根据所接收的请求控制包总线。

在以下描述中，信息处理部件12用作数据请求部件，而信息处理部件13用作数据受请求部件。即，部件12请求部件13发送数据，而部件13在收到该请求后向部件12发送应答信息。

当部件12执行一个处理并且然后需要存储在部件13中的数据时，部件12以包格式产生数据，在该包中包括指示所需数据的信息和部件13的标识。然后，部件12向总线控制模块15发送总线请求信号BRQ。

响应来自部件12的总线请求信号BRQ，总线控制模块15检查包总线14的状态，并且顺序允许各部件以接收总线请求信号的次序逐一地使用包总线14。当轮到部件12时，模块15向部件12提供一个总线授权信号BGRT，该信号允许部件12独占地使用包总线14。

部件12从模块15接收总线授权信号BGRT，然后向包总线14发送以上述方式产生的数据。部件13分析所接收的数据，并且确定接收数据是否传到部件13。当上述确定结果为肯定时，部件13输入数据，并以与上述部件12相同的方式向部件12发送应答数据。以这种方式，部件13响应部件12。

如图1所示，部件13由接收缓冲器16、错误检测器17、数据处理器18、应答包发生器19、应答缓冲器20和总线主定序器21组成，当然该部件13可以与部件12具有相同结构。接收缓冲器16存储通过包总线14接收的传向部件13的数据。错误检测器17利用传到部件13的数据中所含的预定位执行奇偶错校验。如果检测到错误，则错误检测器17向接收缓冲器16通知存在错误。数据处理器18按接收数据的次序从接收缓冲器16读数据，并且根据数据处理器18中所存储的程序处理数据。上述数据处理的结果能够输出到位于信息处理部件13外部的装置或者部件13中内置的部件(未示出)。应答包发生器19将指示目标部件的信息增加到由数据处理器18的处理所获得的数据，并且以包格式(应答包)产生应答数据。

应答缓冲器20按应答包的产生次序存储由应答包发生器19所产生的应答包。总线主定序器21响应来自应答包发生器19的错误/正常应答包发送总线请求信号BRQ。另外，总线主定序器21响应总线授权信号BGRT进行控制，使得将应答包发生器19所发送的错误应答包先于正常应答包发送到包总线14。

图2是错误检测器17的工作流程图。错误检测器17在步骤S2-1输入一个接收包(数据)，并且在步骤S2-2执行接收包的奇偶错校验。然后，错误检测器17在步骤S2-3确定是否检测到错误。如果在步骤S2-3检测到错误，则错误检测器17在步骤S2-3和S2-4向接收缓冲器16发送指示产生错误的数据，使得在接收缓冲器16中将上述数据增加到所接收的包中。如果步骤S2-3未检测到错误，则不输出指示产生错误的数据，并且将接收包原样存储在接收缓冲器16中。

与接收缓冲器16相连的数据处理器18从接收缓冲器16输入数据。然后，数据处理器18根据内置的预定程序处理输入数据，并且将上述数据处理的结果送到应答包发生器19。

图3是数据处理器18的工作流程图。数据处理器18在步骤S3-1取得接收缓冲器16中所存储的包中的第一个包。然后，数据处理器18在步骤S3-2通过检查是否有在步骤S2-4增加到该包的数据来确定该包是否具有错误。如果确定没有错误，则数据处理器18在步骤S3-3根据内置的程序分析该包(即数据处理)。然后，数据处理器18在步骤S3-4向应答包发生器19发送上述数据处理的结果。如果在步骤S3-2确定该包有错误，则数据处理器18在步骤S3-5向应答包发生器19发送与错误相应的数据。

在步骤S3-6，数据处理器18访问接收缓冲器16，并且判定在接收缓中器16中是否有数据(一个包)。如果在接收缓冲器16中有包，则数据处理器18从接收缓冲器16读下一包(接收数据)。重复执行步骤S3-2至S3-7，使得逐一地顺序处理接收缓冲器16中所存储的包。

当应答包发生器19从数据处理器18收到正常数据(没有错误)时，产生正常应答包。当应答包发生器19收到指示产生错误的数据时，产生错误应答包。正常应答包和错误应答包按其接收次序顺序存储在应答缓冲器20中。

图4是应答包发生器19的工作流程图。应答包发生器19在步骤S4-1接收数据处理器18的处理结果，并且在步骤S4-2确定接收数据是正常数据还是指示产生错误的数据。如果接收数据正常，则应答包发生器19在步骤S4-3产生正常应答包，并且在步骤S4-4将它存储在应答缓冲器20中。然后，应答包发生器19在步骤S4-5将正常应答包请求切换为高电平。然后将高电平正常应答包请求送到总线主定序器21。如果步骤S4-2的结果指示从接收缓冲器16读的数据具有错误，则应答包发生器19在步骤S4-6产生错误应答包，并且在步骤S4-7将其存储在应答缓冲器20中。然后，应答包发生器19在步骤S4-8将错误应答包请求切换为高电平。由应答包发生器19如此产生的包按其接收次序顺序存储在应答缓冲器20中。

图5是图1所示的总线主定序器21的框图。总线主定序器21由发送操作开始信号发生器22和发送控制器23组成。发送操作开始信号发生器22产生发送操作开始信号。发送控制器23响应发生器22所产生的发送操作开始信号控制对应答缓冲器20的读操作。

从应答包发生器19向发送操作开始信号发生器22提供当确定没有错误时切换为高电平的正常应答包和当确定有错误时切换为高电平的错误应答包。定序器21根据正常应答包请求或错误应答包请求向总线控制模块15发送总线请求信号BRQ。从总线控制模块15向定序器21提供总线授权信号BGRT。定序器21响应总线授权信号BGRT产生正常应答包发送操作开始信号，在发送正常应答包的时候该信号切换为高电平。定序器21响应总线授权信号BGRT产生错误应答包发送操作开始信号，在发送错误应答包的时候该信号切换为高电平。

发送操作开始信号发生器22由“或”门22a、触发器(FF)22b、状态保持电路22c和22d以及“与”门22e和22f组成。从应答包发生器19向“或”门22a提供正常应答包请求和错误应答包请求，并且对它们进行“或”运算。触发器22b保持“或”门22a所获得的上述“或”运算的结果，直到发送该包。触发器22b的输出信号用作总线请求信号BRQ。当总线授权信号BGRT切换为高电平时，提供有正常应答包请求的状态保持电路22c保持正常应答包请求的状态(高或低)。当总线授权信号BGRT切换为高电平时，提供有错误应答包请求的状态保持电路22d保持错误应答包请求的状态(高或低)。向“与”门22e提供由状态保持电路22c所提供的保持信号、状态保持电路22d的反相信号和总线授权信号BGRT，并且对它们进行“与”运算。向“与”门22f提供状态保持电路22d的保持信号和总线授权信号BGRT，并且对它们进行“与”运算。

当正常应答包请求或错误应答包请求切换为高电平时，发送操作开始信号发生器22利用“或”门22a和触发器22b向总线控制模块15提供总线请求信号BRQ。以这种方式，请求对包总线14的使用。当从总线控制模块15向发生器22提供总线授权信号BGRT时，发生器22根据正常应答包请求或者错误应答包请求，产生正常应答包发送操作开始信号或者错误应答包发送操作开始信号。

图6是总线主定序器21的的发送操作开始信号发生器22的工作时序图。图6的(A)部分示出正常应答包请求，现在标以“a”，(B)部分示出错误应答包请求“b”。图6的(C)部分示出总线请求信号BRQ(“c”)，(D)部分示出状态保持电路22c输出的保持信号“d”。图6的(E)部分示出状态保持电路22d的保持信号的反相“c”，(F)部分示出状态保持电路22d输出的保持信号。图6的(G)部分示出来自总线控制模块15的总线授权信号BGRT(“g”)，(H)部分示出正常应答包发送操作开始信号“h”。图6的(I)部分示出错误应答包发送操作开始信号“i”。

在图6中，实线示出当正常应答包请求切换为高电平时观察到的上述信号的波形，虚线示出当错误应答包请求切换为高电平时观察到的上述信号的波形。

如实线所示，当正常应答包请求“a”切换为高电平时，正常应答包发送操作开始信号“h”为高(H)，而错误应答包发送操作开始信号“i”为低(L)。如虚线所示，当错误应答包请求“b”切换为高电平时，正常应答包发送操作开始信号“h”为低(L)，而错误应答包发送操作开始信号“i”为高(H)。

另外，当正常应答包请求“a”切换为高电平时，总线请求信号BRQ切换为高电平。在当总线授权信号BGRF为低电平(等待允许使用总线14)并且产生错误应答包请求(切换为高电平)时的情形下，错误应答包发送操作开始信号“i”切换为高电平，使得命令发送错误应答包。

由发送操作开始信号发生器22所产生的信号提供给图5所示的发送控制器23。

当正常应答包发送操作开始信号“h”为高时，发送控制器23从应答缓冲器20检索下一将要发送的正常应答包，并且当错误应答包发送操作开始信号“i”为高时，从应答缓冲器20检索将要先于正常应答包而发送的错误应答包。

图7是图5所示发送控制器23的流程图。发送控制器23在步骤S5-1输入发送操作开始信号，并且在步骤S5-2确定错误应答包请求是否为高。当在步骤S5-2确定错误应答包请求有效时，发送控制器23检索将要先于正常应答包而发送的错误应答包，并且在步骤S5-3将之发送到包总线14。当在步骤S5-2确定正常应答包请求有效时，发送控制器23在步骤S5-4发送应答缓冲器20中的下一正常应答包。

根据本发明的上述第一实施方式，当产生错误应答包时，获得并发送应答缓冲器20中所存储的错误应答包，并且当产生正常应答包时，检索下一将要发送的其中所存储的正常应答包。因此，能够立即向起数据请求部件作用的信息处理部件12通知错误的产生。因此，能够立即处理错误，从而改进信息处理装置11的可靠性。

下面结合图8描述根据本发明第二实施方式的信息处理装置30。在图8中，与前述图中相同的部分给定相同的标号。本发明第二实施方式与第一实施方式的不同之处在于：信息处理装置30具有与总线主定序器21和总线控制模块15不同的总线主定序器33和总线控制模块34。更具体地，传向总线控制模块34的错误应答包的总线请求是由总线主定序器33独立于正常应答包的总线请求BRQ而产生的，并且总线控制模块34优先允许检测到错误的信息处理部件使用包总线14。

信息处理装置30包括信息处理部件(模块)31和32，在以下描述中，它们分别用作数据请求部件和数据受请求部件。部件31和32的每一个的总线主定序器33，根据来自应答包发生器19的正常应答包请求或错误应答包请求，向总线控制模块34发送总线请求BRQ。另外，总线主定序器33响应错误应答包请求向总线控制模块34发送总线请求BRE，以便发送错误应答包。

图9是总线主定序器33的框图。在图9中，与图5中相同的部分给定相同的标号，且略去其描述。

总线主定序器33与图5中所用的定序器的不同之处在于：定序器33根据来自发生器19的正常应答包请求和错误应答包请求的状态(高或低)产生用于发送正常应答包的总线请求信号BRQ和用于发送错误应答包的总线请求信号BRE，不同之处还在于：定序器33具有与本发明第一实施方式中所用的发生器22不同的发送操作开始信号发生器35。发生器35响应总线授权信号BGRT产生正常/错误应答包发送操作开始信号。

发送操作开始信号发生器35由触发器35a和35b、状态保持电路35c和35d以及“与”门35e和35f组成。触发器35a保持正常应答包请求的状态，直到发送它，并且输出所保持的状态，作为总线请求信号BRQ。触发器35b保持错误应答包请求的状态，直到发送它，并且输出所保持的状态，作为总线请求信号BRE。状态保持电路35c保持正常应答包请求的状态。状态保持电路35d保持错误应答包请求的状态，并且输出所保持信号的非反相和反相信号。“与”门35e接收电路35c的输出信号、电路35d的输出信号的反相和总线授权信号BGRT，并且对它们进行“与”运算。“与”门35e的输出信号是正常应答包发送操作开始信号“i”。“与”门35f接收状态保持电路35d的非反相输出信号和总线授权信号BGRT，并且对它们进行“与”运算。“与”门35f的输出信号构成错误应答包发送操作开始信号“j”。

图10是发送操作开始信号发生器5的工作流程图。更具体地，图10的(A)部分示出正常应答包请求“a”，(B)部分示出错误应答包请求“b”。图10的(C)部分示出总线请求信号BRQ(“c”)，(D)部分示出总线请求信号BRE(“d”)。图10的(E)部分示出状态保持电路35c输出的保持信号“e”，(F)部分示出状态保持电路35d输出的保持信号的反相“f”。图10的(G)部分示出状态保持电路35d输出的保持信号的非反相信号“g”，(H)部分示出来自总线控制模块34的总线授权信号BGRT(“h”)。图10的(I)部分示出正常应答包发送操作开始信号“i”，(J)部分示出错误应答包发送操作开始信号“j”。

如图10(A)和(C)部分所示，响应正常应答包请求“a”，总线请求信号BRQ(“c”)送到总线控制模块34。甚至在这种状态下，如果在发出响应于总线请求信号BRQ(“c”)的如图10中(H)部分所示的总线授权信号BGRT之前，将响应于错误应答包请求“b”的总线请求BRE(“d”)送到总线控制模块34，则当加有总线授权信号BGRT(“h”)时，也能将图10中(J)部分所示的错误应答包发送操作开始信号“j”切换到高电平。

以上述方式，能够获得正常应答包发送操作开始信号“i”和错误应答包发送操作开始信号“j”，并且能够先于正常应答包发送错误应答包。当总线控制模块34从任何信息处理部件接收总线请求信号BRE时，它以比来自其他信息处理部件的总线请求BRQ高的优先级向发出总线请求BRE的信息处理部件发送总线授权信号BGRT。

图11是总线控制模块34的工作流程图。当总线控制模块34在步骤S6-1接收总线请求时，它在步骤S6-2确定所收到的总线请求是请求BRQ还是请求BRE。总线控制模块34为发出总线请求信号BRE的信息处理部件赋与比其他请求BRQ高的优先级，并且在步骤S6-3发送总线授权信号BGRT。如果在步骤S6-1收到的总线请求是总线请求信号BRQ，则总线控制模块34在步骤S6-4为上述请求BRQ赋与最低的优先级。当在步骤S6-5和S6-6处理了具有较高优先级的请求之后轮到上述请求信号BRQ时，总线控制模块34在步骤S6-7向发出上述总线请求信号BRQ的信息处理部件发送总线授权信号BGRT。

以上述方式，总线授权信号BGRT能够先于其他请求BRQ发送到发出错误应答包的信息处理部件。因此，能够立即向上述信息处理部件通知错误的产生。

下面将参照图12描述根据本发明第三实施方式的信息处理部件40。在图12中，与前述图中所示相同的部分给定相同的标号，且略去其描述。根据本发明第三实施方式，指示应答包是涉及正常接收数据还是涉及错误接收数据的标识存储在应答缓冲器中，并且通过访问增加到应答缓冲器中所存储的每个包中的标识，能够先于正常应答包读错误应答包。

图12中所示的信息处理装置包括信息处理部件(模块)41和42，每个信息处理部件包括应答包发生器43、总线主定序器44、应答缓冲器45、标识标志识别部件46和多路复用器47。这些元件与图1中所示的信息处理装置11的元件不同。

应答包发生器43根据数据处理器18的处理结果产生应答包。应答包发生器43具有一个内置的标识标志增加部件48，当所产生的应答包正常时，该部件将标识标志设为“0”，并且当所产生的应答包有错误时，该部件将标识标志设为“1”。将标识标志增加到应答包。

应答缓冲器45包括应答包存储区45a和标识标志45b。应答包存储区45a存储由应答包发生器43所产生的应答包。标识标志45b存储指示各应答包是正常还是错误的标识标志。

从应答缓冲器45向标识标志识别部件46提供标识标志。响应于从总线主定序器44所提供的发送指令，部件46利用一个选择信号控制多路复用器47，使得选择标识标志“1”，即错误应答包。向多路复用器47提供应答缓冲器45中所存储的应答包，并且响应由标识标志识别部件46提供的选择信号，选择应答包中的一个。然后将所选择的应答包发送到包总线14。

根据本发明第三实施方式，能够容易地区别错误应答包和正常答包，并且以更高速度进行发送操作。

下面将参照图13描述根据本发明第四实施方式的信息处理装置50。在图13中，与前述图中所示相同的部分给定相同的标号。根据本发明第四实施方式，应答缓冲器分为用于存储正常应答包的正常应答缓冲器和用于存储错误应答包的错误应答缓冲器。当错误应答包存储在错误应答缓冲器中时，先于正常应答缓冲器中所存储的正常应答包立即发送上述错误应答包。

图13中所示的信息处理装置50包括信息处理部件(模块)51和56，每个信息处理部件除了前述元件16、17和18之外还包括错误应答缓冲器52、正常应答缓冲器53、错误应答包检测器54和应答包发生器57。应答包发生器57根据数据处理器18的处理结果产生错误应答包和正常应答包。错误应答包存储在缓冲器52中，而正常应答包存储在缓冲器53中。

错误应答包检测器54监视缓冲器52，并且如果在缓冲器52中有错误应答包，则响应来自定序器44的发送允许信号，通过向多路复用器55发送选择信号，来控制多路复用器55，使得选择缓冲器52。然后，从缓冲器52读错误应答包，并且经过多路复用器55发送到包总线14。然后，检测器54关闭选择信号，使得选择缓冲器53。在缓冲器52中没有包的状态下，响应各发送允许信号，从缓冲器53逐一地读正常应答包。

下面将参照图14描述根据本发明第五实施方式的信息处理装置60。在图14中，与前述图中所示相同的部分给定相同的标号。本发明第五实施方式的特征在于：在检测到错误的时候产生错误应答包，以便向相应的数据处理部件(模块)通知错误的产生。

信息处理装置60包括信息处理部件(模块)61和62，每个信息处理部件包括错误应答包发生器63和应答包发生器64。发生器63产生与具有由错误检测器17所检测的错误的接收包相应的错误应答包。所产生的错误应答包存储在缓冲器52中。应答包发生器64只产生正常应答包，正常应答包存储在缓冲器53中。

根据本发明第五实施方式，在错误检测器17检测到错误之后立即产生错误应答包，使得能够立即将错误应答包发送到总线。

下面将参照图15描述根据本发明第六实施方式的信息处理装置70。在图15中，与前述图中所示相同的部分给定相同的标号。信息处理装置70包括信息处理部件(模块)71和72，每个信息处理部件包括错误检测器73、接收缓冲器74、多路复用器75和标识标志识别部件76。

本发明第六实施方式的特征在于：将指示相应接收数据(接收包)是否具有错误的标识标志增加到接收缓冲器74中所存储的接收包。以标识标志所指示的次序逐一地顺序读接收缓冲器74中所存储的接收包，使得先于正常应答包发送错误应答包。

更具体地，错误检测器73执行奇偶错校验，以便检测接收包中所含的错误，并且将标识标志增加到接收包，该标识标志指示接收包是否具有错误。接收缓冲器74将接收包与标识标志存储在一起。多路复用器75在标识标志识别部件76的控制下选择接收缓冲器74中所存储的包中的一个。所选择的接收包发送到数据处理器18。部件76根据接收缓冲器74中所存储的标识标志控制多路复用器75。

错误检测器73经过包总线14输入所接收的包，并且进行奇偶错校验，以便确定接收包是否具有错误。当检测到错误时，错误检测器73将标识标志“1”增加到接收包。当未检测到错误时，错误检测器73将标识标志“0”增加到接收包。增加有标识标志的包存储在接收缓冲器74中。

接收缓冲器74包括用于存储接收包的接收包存储区74a，和用于存储各标识标志的标识标志存储区74b。向多路复用器75提供接收缓冲器74中所存储的接收包，并且根据选择信号选择它们中的一个。所选择的接收包发送到数据处理器18。每次数据处理器18读接收包时，标识标志识别部件76将选择信号送到多路复用器75。部件76选择接收包，使得比增加有标志“0”的接收包优先地选择增加有标志“1”的接收包。以接收缓冲器14中接收包的输入次序逐一地顺序选择增加有标志“1”的接收包。

按照上述方式，以比没有错误的接收包高的优先级提供具有错误的接收包，并且立即将错误应答包发送到总线14。因此，能够立即执行处理错误的过程。

下面将参照图16描述根据本发明第七实施方式的信息处理装置80。在图16中，与前述图中所示相同的部分给定相同的标号。

信息处理装置80包括信息处理部件(模块)81和82，每个信息处理部件包括错误检测器83、正常接收缓冲器84、错误接收缓冲器85、多路复用器86和错误包检测器87。缓冲器84和85是单独设置的。对于数据处理器18的处理，缓冲器85具有比缓冲器84高的优先级。

利用接收包的奇偶错校验过程，错误检测器83确定接收包中是否含有错误。在错误检测器83的控制下，将没有错误的每个接收包存储在缓冲器84中，将具有错误的每个接收包存储在缓冲器85中。错误包检测器87检查缓冲器85，并且确定缓冲器85中是否有包(错误包)。当一个包存储在缓冲器85中时，检测器87向多路复用器86发送选择信号，使得从缓冲器85读最早的错误包，并且送到数据处理器18。当检测器87检测到在冲器85中没有包时，选择信号控制多路复用器86，使得选择缓冲器84。

以上述方式，当在接收包中检测到错误时，先于其他正常包立即将相应的错误应答包发送到总线14。因此，能够立即执行处理错误的过程。

本发明并不限于具体公开的实施方式，在不背离本发明范围的情况下可以作出变化和修改。

Claims (13)

1.一种第一信息处理部件，该信息处理部件与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据，所述第一信息处理部件向所述第二信息处理部件发送一个应答信号，所述第一和第二信息处理部件包括：

错误检测装置，用于检测接收数据中的错误；

应答信号发生装置，用于产生一个与具有错误的接收数据有关的错误应答信号和一个与没有错误的接收数据有关的正常应答信号；以及

信息发送装置，用于以高于正常应答信号的优先级向总线发送错误应答信号，所述信息发送装置包括：

存储装置，用于存储至少一个错误应答信号和一个正常应答信号；以及

控制装置，用于控制存储装置，使得从存储装置读取所述至少一个错误应答信号并且先于所述存储装置中所存储的正常应答信号向总线发送。

2.根据权利要求1的与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据的第一信息处理部件，其中：

所述存储装置按收到次序存储错误应答信号和正常应答信号；并且

所述控制装置控制存储装置，使得当没有错误应答信号存储在所述存储装置中时，按收到次序从存储装置中读出正常应答信号，并且另外如果在存储装置中有所述至少一个错误应答信号时，先于正常应答信号向总线发送所述至少一个错误应答信号。

3.根据权利要求1的与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据的第一信息处理部件，其中：

所述存储装置包括存储所述正常应答信号的第一存储器，和存储所述至少一个错误应答信号的第二存储器；并且

所述控制装置控制所述存储装置，使得如果在第二存储器中有至少一个错误应答信号，则先于正常应答信号向总线发送所述至少一个错误应答信号。

4.根据权利要求1的与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据的第一信息处理部件，其中：

所述应答信号发生装置包括用于向各个接收数据集增加标识信息的装置，所述标识信息指明所述各个接收数据集是否具有错误，所述标识信息与各个接收数据集一起存储在所述存储装置中；并且

所述控制装置控制所述存储装置，使得如果有指明存在具有错误的接收数据的标识信息，则先于正常应答信号向总线发送所述至少一个错误应答信号。

5.根据权利要求1的与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据的第一信息处理部件，其中：

所述第一和第二信息处理部件的每一个包括用于存储经过总线获得的接收数据的存储装置；并且

所述应答信号发生装置包括第一装置和第二装置，第一装置用于产生与具有由所述错误检测装置所检测的错误的接收数据有关的所述错误应答信号，第二装置用于产生与没有错误的接收数据有关的所述正常应答信号。

6.一种第一信息处理部件，该信息处理部件与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据，所述第一信息处理部件向所述第二信息处理部件发送一个应答信号，所述第一和第二信息处理部件包括：

错误检测装置，用于检测接收数据中的错误；

应答信号发生装置，用于产生一个与具有错误的接收数据有关的错误应答信号和一个与没有错误的接收数据有关的正常应答信号；以及

信息发送装置，用于以高于正常应答信号的优先级向总线发送错误应答信号，

所述第一和第二信息处理部件的每一个包括用于存储经过总线获得的接收数据的存储装置；

所述错误检测装置包括用于向各个接收数据集增加标识信息的装置，所述标识信息区别具有错误的接收数据和没有错误的接收数据，所述标识信息与各个接收数据集一起存储在存储装置中；

所述应答信号发生装置包括用于产生错误应答信号和正常应答信号的装置，错误应答信息与指明错误的标识信息有关，正常应答信息与指明没有错误的标识信息有关，该产生过程是在按读出接收数据的次序参照所述标识信息时进行的；并且

所述信息发送装置包括：用于先于增加有指明没有错误的标识信息的接收数据、从存储装置读出增加有指明错误的标识信息的接收数据、并且用于将从所述存储装置读的数据送到所述应答信号发生装置并且使得先于正常应答信号向总线发送错误应答信号，然后按产生次序向总线发送正常应答信号的装置。

7.一种第一信息处理部件，该信息处理部件与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据，所述第一信息处理部件向所述第二信息处理部件发送一个应答信号，所述第一和第二信息处理部件包括：

错误检测装置，用于检测接收数据中的错误；

应答信号发生装置，用于产生一个与具有错误的接收数据有关的错误应答信号和一个与没有错误的接收数据有关的正常应答信号；以及

信息发送装置，用于以高于正常应答信号的优先级向总线发送错误应答信号，

所述第一和第二信息处理部件的每一个包括第一存储器和第二存储器，第一存储器存储具有由所述错误检测装置所检测的错误的接收数据，第二存储器存储没有错误的接收数据；

所述应答信号发生装置按从所述第一存储器和所述第二存储器读出接收数据的次序产生与所读出的接收数据有关的应答信号；并且

所述信息发送装置包括：用于先于在第二存储器中所存储的接收数据从第一存储器读出接收数据、并且用于将从所述第一存储器和所述第二存储器所读出的数据送到所述应答信号发生装置，使得先于正常应答信号向总线发送错误应答信号，然后按产生次序向总线发送正常应答信号的装置。

8.一种第一信息处理部件，该信息处理部件与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据，所述第一信息处理部件向所述第二信息处理部件发送一个应答信号，所述第一和第二信息处理部件包括：

错误检测装置，用于检测接收数据中的错误；

应答信号发生装置，用于产生一个与具有错误的接收数据有关的错误应答信号和多个与没有错误的接收数据有关的正常应答信号；以及

信息发送装置，用于以高于诸正常应答信号的优先级向总线发送错误应答信号，所述信息发送装置包括：

存储装置，用于存储至少一个错误应答信号和多个正常应答信号；以及

控制装置，用于控制存储装置，使得从存储装置读取所述至少一个错误应答信号并且先于所述存储装置中所存储的多个正常应答信号向总线发送。

9.根据权利要求8的与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据的第一信息处理部件，其中：

所述存储装置按收到次序存储错误应答信号和多个正常应答信号；并且

所述控制装置控制存储装置，使得当没有错误应答信号存储在所述存储装置中时，按收到次序从存储装置中读出多个正常应答信号，并且另外如果在存储装置中有所述至少一个错误应答信号时，先于该多个正常应答信号向总线发送所述至少一个错误应答信号。

10.根据权利要求8的与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据的第一信息处理部件，其中：

所述存储装置包括存储所述多个正常应答信号的第一存储器，和存储所述至少一个错误应答信号的第二存储器；并且

所述控制装置控制所述存储装置，使得如果在第二存储器中有至少一个错误应答信号，则先于该多个正常应答信号向总线发送所述至少一个错误应答信号。

11.根据权利要求8的与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据的第一信息处理部件，其中：

所述应答信号发生装置包括用于向各个接收数据集增加标识信息的装置，所述标识信息指明所述各个接收数据集是否具有错误，所述标识信息与各个接收数据集一起存储在所述存储装置中；并且

所述控制装置控制所述存储装置，使得如果有指明存在具有错误的接收数据的标识信息，则先于该多个正常应答信号向总线发送所述至少一个错误应答信号。

12.根据权利要求8的与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据的第一信息处理部件，其中：

所述第一和第二信息处理部件的每一个包括用于存储经过总线获得的接收数据的存储装置；并且

所述应答信号发生装置包括第一装置和第二装置，第一装置用于产生与具有由所述错误检测装置所检测的错误的接收数据有关的所述错误应答信号，第二装置用于产生与没有错误的接收数据有关的所述多个正常应答信号。

13.一种第一信息处理部件，该信息处理部件与一个第二信息处理部件经过设置在其间的总线进行发送和接收数据，所述第一信息处理部件向所述第二信息处理部件发送一个应答信号，所述第一和第二信息处理部件包括：

错误检测装置，用于检测接收数据中的错误；

应答信号发生装置，用于产生一个与具有错误的接收数据有关的错误应答信号和多个与没有错误的接收数据有关的正常应答信号；以及

信息发送装置，用于以高于诸正常应答信号的优先级向总线发送错误应答信号，

所述第一和第二信息处理部件的每一个包括用于存储经过总线获得的接收数据的存储装置；

所述错误检测装置包括用于向各个接收数据集增加标识信息的装置，所述标识信息区别具有错误的接收数据和没有错误的接收数据，所述标识信息与各个接收数据集一起存储在存储装置中；

所述应答信号发生装置包括用于产生错误应答信号和多个正常应答信号的装置，错误应答信息与指明错误的标识信息有关，正常应答信息与指明没有错误的标识信息有关，该产生过程是在按读出接收数据的次序参照所述标识信息时进行的；并且

所述信息发送装置包括：用于先于增加有指明没有错误的标识信息的接收数据、从存储装置读出增加有指明错误的标识信息的接收数据、并且用于将从所述存储装置读的数据送到所述应答信号发生装置并且使得先于多个正常应答信号向总线发送错误应答信号，然后按产生次序向总线发送该多个正常应答信号的装置。

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