CN108735592A - 切割方法 - Google Patents

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Abstract

一种切割方法，于一设有多个封装单元的承载结构上进行至少一横向及纵向的切割作业，以分离各该封装单元，且至少一该横向或纵向的切割作业的整体切割路径为非单一直线，使该切割路径能依需求避开该封装单元，避免切割刀具碰触该封装单元而造成损坏。

Description

切割方法
技术领域
本发明有关一种封装制程，尤指一种封装切单方法。
背景技术
随着电子产业的发达，现今的电子产品已趋向轻薄短小与功能多样化的方向设计，半导体封装技术也随之开发出不同的封装型态，其中，球栅阵列式(Ball grid array，简称BGA)，例如PBGA、EBGA、FCBGA等，为一种先进的半导体封装技术，其采用一封装基板安置半导体元件，并于该封装基板背面植设多个栅状阵列排设的锡球，使相同单位面积的电路板上可容纳更多输入/输出连接端以符合高度集积化的半导体芯片的需求，并藉该些锡球将整个封装单元焊接并电性连接至外部电子装置。
请参阅图1A及图1B，其为现有覆晶封装的整版面封装结构1，其制法为先于一胶带1c上阵列排设多个封装基板10，接着放置半导体元件11于该封装基板10上，再进行预烘烤，之后进行模压作业以令封装胶体12包覆该半导体元件11，使该封装基板10、半导体元件11与封装胶体12构成封装单元1a，且各该封装单元1a之间以由该封装胶体12的材质构成的间隔部1b相互结合，其中，各该间隔部1b呈单一直线状。最后，将该间隔部1b作为切割路径S以连续直线进行切单作业，藉此分离各该封装单元1a及该胶带1c。
然而，现有封装制程中，因该封装基板10黏于该胶带1c上并经预烘烤后会产生偏移(如图1C所示)，故于切单作业时，直线型切割路径S将使切割刀破坏该封装单元1a(如图1C所示)，造成该封装单元1a的报废率提高。
此外，若以人工切割取代切割机具，然因人工切割的精准度更低，将使该封装单元1a的报废率更高。
因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。
发明内容
鉴于上述现有技术的种种缺失，本发明揭示一种切割方法，可避免切割刀具碰触封装单元而造成损坏。
本发明的切割方法包括：结合多个封装单元至一承载结构上；以及沿任二该封装单元间的间隔部进行至少一纵向及横向的切割作业，以分离各该封装单元，其中，至少一该纵向或横向切割作业的整体切割路径为非单一直线。
前述的切割方法中，该承载结构为胶带。
前述的切割方法中，该封装单元包含电子元件、以及包覆该电子元件的封装材。进一步，该封装单元还包含用以承载该电子元件的承载件。
前述的切割方法中，该间隔部为空气通道，或该间隔部由封装材构成。
前述的切割方法中，该切割作业对应该封装单元预定位置设有虚拟位置表，并于该虚拟位置表中设定至少一辨识点，再撷取该封装单元实际所对应的当前位置，以根据所设定的辨识点与对应的该封装单元的当前位置计算出切割路径。
前述的切割方法中，该整体切割路径由多个直线切割线段所构成。
前述的切割方法中，该封装单元未设于该承载结构的预定位置上。例如，该封装单元的偏移量为至多100微米。
前述的切割方法中，该些封装单元的尺寸为相同或不同。
前述的切割方法中，该切割作业撷取该封装单元实际所对应的当前位置，以根据对应的该封装单元的当前位置计算出切割路径。
由上可知，本发明的切割方法，通过撷取该封装单元实际所对应的当前位置，以根据对应的该封装单元的当前位置所选出的辨识点计算出最佳的切割路径，而令该切割路径的整体为非单一直线，以于该封装单元产生位移时，该切割路径能避开该些封装单元，有效降低该封装单元的报废率。
附图说明
图1A为现有覆晶封装的局部剖视示意图；
图1B为现有覆晶封装的局部上视示意图；
图1C为现有覆晶封装的封装基板呈现偏移状态的上视示意图；
图2A为本发明的切割方法省略封装材的上视示意图；
图2B为应用本发明的切割方法的封装单元的局部上视示意图；
图2C为本发明的切割方法所应用的计算器所配置对应封装单元预定位置的虚拟位置表的示意图；
图2C’为本发明的切割方法所应用的影像撷取单元所撷取该封装单元所对应的当前位置的示意图；
图3为本发明的切割方法的切割路径的示意图；以及
图4为对应图2A的另一实施例的上视示意图。
符号说明：
1,2,4 整版面封装结构
1a,2a,4a,4a’ 封装单元
1b,2b,2b’ 间隔部
1c 胶带
10 封装基板
11 半导体元件
12 封装胶体
2c 承载结构
20 承载件
21 电子元件
22 封装材
3 计算器
L,L’,L” 切割路径
L1,L2,L3,L4 直线切割线段
P 辨识点
P’,P” 当前位置
S 切割路径
Y 偏移量。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”及“一”等的用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图2A为本发明的切割方法省略封装材的上视示意图。于本实施例中，该切割方法应用于半导体封装制程(如封装切单制程)中。
首先，提供一整版面封装结构2，其于一承载结构2c上设有多个封装单元2a，该多个封装单元2a呈阵列排列，且各该封装单元2a之间以间隔部2b相互结合。接着，沿该间隔部2b进行切割作业(即沿该整版面封装结构2的横向及纵向分别进行多次或至少一切割作业)以分离各该封装单元2a及该承载结构2c，且至少一该横向或纵向的切割作业的整体的切割路径L为非单一直线。
于本实施例中，该承载结构2c为胶带，且该些封装单元2a的尺寸相同，并如图2B所示，该封装单元2a包含一承载件20、至少一设于该承载件20上的电子元件21、以及包覆该电子元件21的封装材22。
所述的承载件20例如为具有核心层与线路结构的封装基板(substrate)或无核心层(coreless)的线路结构，其具有多个线路层，如扇出(fan out)型重布线路层(redistribution layer，简称RDL)。应可理解地，该承载件20也可为其它可供承载如芯片等电子元件的承载单元，例如导线架(lead frame)，并不限于上述。
所述的电子元件21为主动元件、被动元件或其组合者，且该主动元件为例如半导体芯片，而该被动元件为例如电阻、电容及电感。
所述的封装材22的材质为聚酰亚胺(polyimide，简称PI)、干膜(dry film)、环氧树脂(epoxy)或封装材(molding compound)。
此外，该间隔部2b可为空气通道，如图2A所示；或者，如图2B所示，将封装材形成于该间隔部2b’。
又，如图2A及图2B所示，部分该封装单元2a未设于该承载结构2c的预定位置上，例如部分封装单元2a偏移原本位于承载结构2c上的位置(其偏移量Y为至多100微米)，使部分相邻的封装单元2a的布设位置未相互对齐。具体地，于形成该封装材22前，会先进行预烘烤以固定该承载件20与该承载结构2c之间(或该承载件20与该电子元件21之间)的胶材，故部分该承载件20会受胶材的影响而产生位移，因而部分该些封装单元2a的布设位置没有位于预定的位置上。
另外，该切割作业为切单作业，且该切割路径L的整体呈非单一直线。具体地，如图2C所示，该切割作业所用的切割机的计算器3(如内建电脑)预先配置一对应该封装单元2a预定位置的虚拟正确位置表，并于该虚拟位置表中设定至少一辨识点P(封装单元预定位置)，再使该切割机的影像撷取单元(或相机，图未示)，如感光耦合元件(Charge-coupledDevice，简称CCD)，撷取该封装单元2a实际所对应的当前位置P’，之后，令该计算器3根据其所设定的辨识点P判断该当前位置P’是否位于虚拟正确位置表中的预定位置，故若该当前位置P’符合预定位置时，则该计算器3所计算出的最佳路径为单一直线；若该当前位置P’不符合预定位置时，则该计算器3会根据该辨识点P与该当前位置P’计算出最佳的切割路径L。
应可理解地，该切割作业所用的切割机的计算器3也可不需配置虚拟正确位置表，使该切割机的影像撷取单元(图未示)撷取该封装单元2a实际所对应的当前位置P’之后，令该计算器3根据该些当前位置P’选取辨识点P”(如图2C’所示)，直接计算出最佳的切割路径L。
因此，当该辨识点P,P”的数量设定越多时，该切单制程的切割精准度越高，故能降低切割刀具碰触该封装单元2a的机率，因而可减少该封装单元2a的报废数量，且根据该切割机的作动方式能定义出直线切割线段的数量。例如，该计算器3所计算出的最佳切割路径包含多个直线切割线段，如图3所示的切割路径L’，其整体切割路径由多个直线切割线段L1,L2,L3,L4所构成，也就是该整体切割路径为分段完成。另外，该些直线切割线段L1,L2,L3,L4的各别切割路径须大于切割刀具直径，所以整体切割路径须分成几段会根据刀具尺寸做决定。
应可理解地，由于该切割路径L,L’的整体为非单一直线，故本发明的切割方法也能应用于包含不同尺寸的封装单元4a,4a’的整版面封装结构4，如图4所示的切割路径L”。
综上所述，本发明的切割方法通过撷取该封装单元2a实际所对应的当前位置P’，以根据对应的该封装单元2a的当前位置P’所选出的辨识点P”计算出最佳的切割路径L,L’,L”，而令该切割路径L,L’,L”的整体为非单一直线，以于该承载件20产生位移时，该切割路径L,L’,L”能避开该些封装单元2a,4a,4a’，故相比于现有技术，本发明的切割方法能依需求令切割机具避开该些封装单元2a,4a,4a’而不会碰触该些封装单元2a,4a,4a’，因而能避免该封装单元2a,4a,4a’损坏，进而有效降低该封装单元2a,4a,4a’的报废率。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何所属领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (12)

1.一种切割方法，其特征为，该切割方法包括：
结合多个封装单元至一承载结构上；以及
沿任二该封装单元间的间隔部进行至少一纵向及横向的切割作业，以分离各该封装单元，其中，至少一该纵向或横向切割作业的整体切割路径为非单一直线。
2.根据权利要求1所述的切割方法，其特征为，该承载结构为胶带。
3.根据权利要求1所述的切割方法，其特征为，该封装单元包含电子元件以及包覆该电子元件的封装材。
4.根据权利要求3所述的切割方法，其特征为，该封装单元还包含用以承载该电子元件的承载件。
5.根据权利要求1所述的切割方法，其特征为，该间隔部为空气通道。
6.根据权利要求1所述的切割方法，其特征为，该间隔部由封装材构成。
7.根据权利要求1所述的切割方法，其特征为，该切割作业对应该封装单元预定位置设有虚拟位置表，并于该虚拟位置表中设定至少一辨识点，再撷取该封装单元实际所对应的当前位置，以根据所设定的辨识点与对应的该封装单元的当前位置计算出切割路径。
8.根据权利要求1所述的切割方法，其特征为，该整体切割路径由多个直线切割线段所构成。
9.根据权利要求1所述的切割方法，其特征为，该封装单元未设于该承载结构的预定位置上。
10.根据权利要求9所述的切割方法，其特征为，该封装单元的偏移量至多100微米。
11.根据权利要求1所述的切割方法，其特征为，该些封装单元的尺寸为相同或不同。
12.根据权利要求1所述的切割方法，其特征为，该切割作业撷取该封装单元实际所对应的当前位置，以根据对应的该封装单元的当前位置所选出的辨识点计算出切割路径。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0661737B1 (en) * 1993-03-29 1999-07-14 Texas Instruments Incorporated Grid array masking tape process
US20040219443A1 (en) * 2003-05-01 2004-11-04 Spears Kurt E. Method for wafer dicing
CN1734723A (zh) * 2004-07-23 2006-02-15 株式会社迪斯科 晶片分割方法和装置
CN1873936A (zh) * 2005-05-30 2006-12-06 矽品精密工业股份有限公司 半导体封装件的制法及其切割装置
CN101118887A (zh) * 2006-08-03 2008-02-06 南茂科技股份有限公司 阵列封装基板及封装体阵列的切割方式的判断方法
CN101195190A (zh) * 2000-09-13 2008-06-11 浜松光子学株式会社 激光加工方法和装置,以及半导体芯片及其制造方法
WO2008156994A1 (en) * 2007-06-19 2008-12-24 Micron Technology, Inc. Methods and systems for imaging and cutting semiconductor wafers and other semiconductor workpieces
CN102082145A (zh) * 2009-11-27 2011-06-01 海力士半导体有限公司 晶片及其形成方法
CN102508938A (zh) * 2011-09-23 2012-06-20 东华大学 一种二维不规则皮革自动排样裁剪方法
CN106449900A (zh) * 2016-08-31 2017-02-22 导装光电科技（深圳）有限公司 用于led白光芯片的切割工艺和装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19841492A1 (de) * 1998-09-10 2000-03-23 Wacker Siltronic Halbleitermat Verfahren und Vorrichtung zum Abtrennen einer Vielzahl von Scheiben von einem sprödharten Werkstück

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0661737B1 (en) * 1993-03-29 1999-07-14 Texas Instruments Incorporated Grid array masking tape process
CN101195190A (zh) * 2000-09-13 2008-06-11 浜松光子学株式会社 激光加工方法和装置,以及半导体芯片及其制造方法
US20040219443A1 (en) * 2003-05-01 2004-11-04 Spears Kurt E. Method for wafer dicing
CN1734723A (zh) * 2004-07-23 2006-02-15 株式会社迪斯科 晶片分割方法和装置
CN1873936A (zh) * 2005-05-30 2006-12-06 矽品精密工业股份有限公司 半导体封装件的制法及其切割装置
CN101118887A (zh) * 2006-08-03 2008-02-06 南茂科技股份有限公司 阵列封装基板及封装体阵列的切割方式的判断方法
WO2008156994A1 (en) * 2007-06-19 2008-12-24 Micron Technology, Inc. Methods and systems for imaging and cutting semiconductor wafers and other semiconductor workpieces
CN102082145A (zh) * 2009-11-27 2011-06-01 海力士半导体有限公司 晶片及其形成方法
CN102508938A (zh) * 2011-09-23 2012-06-20 东华大学 一种二维不规则皮革自动排样裁剪方法
CN106449900A (zh) * 2016-08-31 2017-02-22 导装光电科技（深圳）有限公司 用于led白光芯片的切割工艺和装置

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