CN108630259A - 可决定将被更新的字线的存储器元件 - Google Patents

Abstract

一种半导体存储器元件包含一地址产生电路、一地址处理电路和一更新控制电路。该地址产生电路根据一行地址产生一第一中间地址。该第一中间地址包含一第一字线地址和一第一识别码以指示借由该第一字线地址所指示的一第一字线为一正常字线或一冗余字线。该地址处理电路参考该第一中间地址以产生一第二中间地址借以指示邻近该第一字线的一第二个字线。该更新控制电路在每次该第一字线启动时决定该第二字线的一干扰计数，并且参考该干扰计数以决定是否输出该第二字线地址来更新该第二字线。

Description

可决定将被更新的字线的存储器元件

技术领域

本发明关于一种存储器元件，该存储器元件具有监测存储器行由于邻近行启动而被干扰的影响，并据以决定将被更新的存储器行。

背景技术

在易失性存储器中的存储器单元需要周期性地更新以维持储存于其中的数据的完整度。然而，随着存储器的运作速度的增加，存储器行会更频繁地启动。由于邻近行频繁地启动，连接于一行(row)或字线(wordline)的一存储器单元的数据可能会消失，进而带来数据存取的错误。

因此，在高速数据存取的环境中，有必要提出一存储器控制机制以保持数据的完整度。

发明内容

根据本发明一实施例的一种半导体元件，包含多条正常字线、多条冗余字线、一地址产生电路、一地址处理电路和一更新控制电路。该地址产生电路用以根据一行地址产生一第一中间地址，其中该第一中间地址包含一第一字线地址和一第一识别码，该第一识别码指示借由该第一字线地址所指示的一第一字线为一正常字线或一冗余字线。该地址处理电路耦接于该地址产生电路。该地址处理电路参考该第一中间地址以产生一第二中间地址借以指示邻近该第一字线的一第二个字线，其中该第二中间地址包含一第二字线地址和一第二识别码，该第二字线地址指示该第二字线，而该第二识别码指示该第二字线为一正常字线或一冗余字线。该更新控制电路耦接于该地址处理电路。该更新控制电路在每次该第一字线启动时决定该第二字线的一干扰计数，并且参考该干扰计数以决定是否输出该第二字线地址以更新该第二字线，其中，该干扰计数指示由于邻近该第二字线的一或多条字线的启动使该第二字线被干扰的次数。

附图说明

图1显示结合本发明一实施例的存储器元件的方块示意图。

图2显示图1中所示的存储器控制电路的细节图。

图3显示图1中所示的字线的组态图。

图4显示图2所示的该识别码锁存器识别码锁存器的一实施方式。

图5显示图3所示的该行熔丝电路的行熔丝电路的一实施方式。

图6显示该监测电路运作时的一可能时序图。

图7显示使用图2所示的该更新计数器的计数字元的一实施方式。

[符号说明]

100 存储器元件

102 字线驱动电路

110 地址产生电路

120 地址处理电路

130 更新控制电路

140 更新计数器

200 存储器元件

210 地址产生电路

212 锁存电路

213 地址锁存器(ADL)

214 识别码锁存器(IDL)

216 行熔丝电路

220 地址处理电路

230 更新控制电路

232 监测电路

236 储存电路

238 选择电路

240 更新计数器

414 识别码锁存器

416 选择电路

516 行熔丝电路

518 比较电路

520 选择电路

522 或门

524 选择电路

526 或门

NWL0-NWL511 正常字线

RWL0-RWL7 冗余字线

具体实施方式

在说明书及所附的权利要求书当中使用了某些词汇来指代特定的元件。所属领域中普通技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及所附的权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及所附的权利要求书当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。

图1显示结合本发明一实施例的存储器元件的方块示意图。参考图1，该存储器元件100包含一字线驱动电路102、一地址产生电路110、一地址处理电路120、一更新控制电路130、一更新计数器140、多条正常字线NWL₁-NWL_k(k为大于1的正整数)和多条冗余字线RWL₁-RWL_m(m为大于1的正整数)。该些冗余字线中的每一者是用来取代一具有缺陷的正常字线。该地址产生电路110响应于一命令信号CMD(例如，一主动命令Act_cmd、一更新命令Ref_cmd或一预充电命令Pre_cmd)以接收一行地址ADDX，并依据该行地址ADDX以产生一中间地址ADD_D。该中间地址ADD_D包含一字线地址add_WL_n和一识别码red_WL_n。该识别码red_WL_n指示通过字线地址add_WL_n所指示的一字线WL_n为一正常字线(该些正常字线NWL₁-NWL_k的其中一者)或一冗余字线(该些冗余字线RWL₁-RWL_m的其中一者)。因此，该字线驱动电路102依据由该地址产生电路110所提供的该字线地址add_WL_n驱动该字线WL_n。

举例来说，在该行地址ADDX指示该些正常字线NWL₁-NWL_k的其中一者时，该地址产生电路110可能决定该些正常字线NWL₁-NWL_k的其中一者是否有缺陷。当该些正常字线NWL₁-NWL_k的其中一者无缺陷时，该地址产生电路110可能使用该行地址ADDX作为该字线地址add_WL_n，并设定该识别码red_WL_n为一第一位模式(例如，位模式“0”)。换言之，该字线WL_n为该些正常字线NWL₁-NWL_k的其中一者。此外，当该些正常字线NWL₁-NWL_k的其中一者有缺陷时，该地址产生电路110可能使用一冗余字线地址指示该些冗余字线RWL₁-RWL_m的其中一者作为该字线地址add_WL_n，并设定该识别码red_WL_n为一第二位模式(例如，位模式”1”)。换言之，该字线驱动电路102驱动由该冗余字线地址所指示的一冗余字线，而不是该些正常字线NWL₁-NWL_k的其中一者。

需注意的是，当该字线驱动电路102启动由该中间地址ADD_D所指示的字线WL_n时，邻近该字线WL_n的一或多条字线会被干扰。该更新控制电路130可能用来监控该字线WL_n启动时在该字线WL_n的邻近字线的影响，因此决定是否要更新邻近字线。例如，当由该地址产生电路110所接收的命令信号CMD为主动命令Act_cmd时，耦接于该地址产生电路110的该地址处理电路120可能参考该中间地址ADD_D以产生多个中间地址以指示邻近由该中间地址ADD_D所指示的该字线WL_n的多个字线。在本实施例中，该地址处理电路120参考该中间地址ADD_D以产生一中间地址ADD_D+1和一中间地址ADD_D-1，其中一字线WL_N+1由该中间地址ADD_D+1所指示，而一字线WL_N-1由该中间地址ADD_D-1所指示，而该字线WL_N+1和该字线WL_N-1邻近该字线WL_n。该中间地址ADD_D+1包含一字线地址add_WL_n+1和一识别码red_WL_n+1，其中该字线地址add_WL_N+1指示该字线WL_n+1，而该识别码add_WL_n+1指示该字线WL_n+1为一正常字线或一冗余字线。该中间地址ADD_D-1包含一字线地址add_WL_n-1和一识别码red_WL_n-1，其中该字线地址add_WL_N-1指示该字线WL_n-1，而该识别码add_WL_n-1指示该字线WL_n-1为一正常字线或一冗余字线。

以下说明将正常字线NWL₁作为由该字线地址add_WL_N(或该中间地址ADD_D)所指示的该字线WL_n以描述更新运作，然而，本发明不应以此为限。当该字线WL_n为该正常字线NWL₁时，该字线WL_n+1可能为该正常字线NWL₂，而该字线WL_n-1可能为该冗余字线RWL_m。该更新控制电路130会决定每次该正常字线NWL₁响应于该主动命令Act_cmd而启动时该正常字线NWL₂的一干扰计数，其中该正常字线NWL₂的该干扰计数指示由于邻近该正常字线WL₂的一或多条字线(例如该正常字线NWL₁和/或该正常字线NWL₃)的启动使该正常字线NWL₂被干扰的次数。接着，该更新控制电路130参考该干扰计数以决定是否输出该字线地址add_WL_N+1来更新该正常字线NWL₂。在一实施例中，当该干扰计数大于或等于一预定临界值时，该更新控制电路130决定输出该字线地址add_WL_N+1来更新该正常字线NWL₂，其中该预定临界值为该存储器元件100的最大启动数字tMAC。该最大启动数字tMAC为一单一行/字线可在等于或小于一最大启动窗(Maximum Activate Window,tMAW)的一时间间隔期间所承受的启动最大值在邻近的行/字线需要被更新前，而不管启动在tMAW期间如何被干扰。

类似的方式，该更新控制电路130在每次该正常字线NWL₁响应于该主动命令Act_cmd而启动时决定用来替换一正常字线的该冗余字线RWL_m的一干扰计数，其中该冗余字线RWL_m的该干扰计数指示由于邻近该冗余字线RWL_m的一或多条字线的启动使该冗余字线RWL_m被干扰的次数。接着，该更新控制电路130参考该干扰计数以决定是否输出该字线地址add_WL_N-1来更新该冗余字线RWL_m。

该更新计数器140耦接于该更新控制电路130。该更新计数器140用于计数字线地址以为更新运作提供一更新地址pCNT。在一些实施例中，在决定更新该正常字线NWL₂(或该冗余字线RWL_m)时，该更新控制电路130在输出该更新地址pCNT前可能输出该字线地址add_WL_N+1(或该字线地址add_WL_N-1)使得该正常字线NWL₂(或该冗余字线RWL_m)在由该更新地址pCNT所指示的一预定字线被更新前被更新。

此外，该更新控制电路130可能输出一字线地址CNT_ADD，其响应于该更新命令Ref_cmd而指示一将被更新的字线。该更新计数器140可能输出一识别码CNT_red，其响应于该更新命令Ref_cmd而对应该将被更新的字线。举例来说，当决定输出该字线地址add_WL_N+1以更新该正常字线NWL₂，该更新控制电路130可能响应于该更新命令Ref_cmd而输出该字线地址add_WL_N+1作为该字线地址CNT_ADD，且该更新计数器140可能响应于该更新命令Ref_cmd而输出该识别码red_WL_N+1作为该识别码CNT_red。在其他实施例中，例如该更新控制电路130决定不输出该字线地址add_WL_N+1，该更新控制电路130可能响应于该更新命令Ref_cmd而输出该更新地址pCNT作为该字线地址CNT_ADD，且该更新计数器140可能响应于该更新命令Ref_cmd而输出该识别码CNT_red，其中该识别码CNT_red指示由该更新地址pCNT所指示的一字线为一正常字线或一冗余字线。

在该更新控制电路130输出该字线地址CNT_ADD和该更新计数器140输出该识别码CNT_red后，该地址产生电路110为一更新运作接收并锁存该字线地址CNT_ADD和该该识别码CNT_red。

需注意的是，在一些实施例中，该更新控制电路130可能进一步储存至少一干扰记录，并且选择性地修正该至少一记录。其中该至少一记录的每一者相关联于一字线的干扰计数。举例来说，当该字线WL_N响应于该主动命令Act_cmd而启动时，该更新控制电路130可能检查是否有与该字线WL_n相关联的一干扰记录储存于该更新控制电路130中。当该更新控制电路130储存与该字线WL_n相关联的干扰记录时，由于该字线WL_n的启动可能有助于保持储存于连接于该字线WL_n的一存储器单元的数据的完整度，该更新控制电路130可能放弃或清除与该字线WL_n相关联的干扰记录。在其他实施例中，当该字线WL_N响应于该更新命令Ref_cmd而更新时，该更新控制电路130可能检查与该字线WL_n相关联的干扰计数是否储存于该更新控制电路130中。当该更新控制电路130储存与该字线WL_n相关联的该干扰记录时，由于该字线WL_n将要或正更新中，该更新控制电路130可能放弃或清除与该字线WL_n相关联的干扰记录。

在另一实施例中，考虑储存于该更新控制电路130中的干扰记录的每一者，该更新控制电路130在每K个启动命令(K为大于1的正整数)决定一次在K个启动命令发出的一时间间隔该干扰记录是否已被修改。换言之，该更新控制电路130在每个预定时间间隔(K个启动命令发出的该时间间隔)决定一次在该对应的预定时间间隔中该干扰记录是否已被修改。当决定该时间间隔该干扰记录未被修改时，该监测电路232减少该字线的该干扰计数一预定值(例如，1)。

以下实施例考虑该更新控制电路130决定不去更新该正常字线NWL₂(例如该字线WL_n+1)。该更新控制电路130可能储存与该正常字线NWL₂的干扰计数相关联的一干扰记录，借以监测该干扰计数是否于下一启动运作中超过预定临界值。如果与该正常字线NWL₂相关联的干扰记录在一预定时间间隔内(例如K个启动命令发出的该时间间隔内)未曾修改，表示该更新计数器140在与该正常字线NWL₂相关联的干扰计数超过该预定临界值之前，具有计数到该字线地址add_WL_N+1的增加的可能性。因此，该更新控制电路130可能减少该字线的干扰计数一个预定值(例如，减少1)。

请注意上述K值可能大于或等于多条字线的最大值，该些字线的每一者在一更新周期tREF期间具有一最大启动计数tMAC，其中该最大值会由下式所决定：

tREF/(tMAC×tRC)

其中，tRC为存储器元件100的行循环时间(row cycle time)。然而，本发明不应以此为限。在其他实施例中，K值也可由实际设计的考虑来决定。

综上所述，当本发明的存储器控制机制使用包含一识别码的一中间地址去记录一对应的字线地址和一字线形式(正常字线或是冗余字线)时，本发明的存储器控制机制可能用来决定是否更新被启动的字线的邻近字线而不管被启动的字线的形式为何。特而言之，该启动的字线可能为一边界正常字线(仅紧邻一正常字线，例如正常字线NWL₁或正常字线NWL_K)，一内部正常字线(紧邻的字线为正常字线，例如正常字线NWL₂)，一边界冗余字线(仅紧邻一冗余字线，例如冗余字线RWL₁或冗余字线RWL_m)或一内部冗余字线(紧邻的字线为冗余字线，例如冗余字线RWL₂)。

此外，当本发明的存储器控制机制可能在字线启动时动态地监视在邻近字线旁一字线的启动效果时，本发明的存储器控制机制会适应性地调整下一更新周期的字线地址。换言之，本发明的存储器控制机制不用在更新被干扰的邻近字线前决定是否进入一目标行更新模式，这可减少存储器电路的成本和复杂度。

图2显示图1中所示的存储器控制电路的细节图。图3显示图1中所示的字线的组态图。参考图2，该存储器元件200包含一地址产生电路210、一地址处理电路220、一更新控制电路230、一更新计数器240和多条字线，其中至少一部分的该些字线由多条正常字线NWL0至NWL511和多条冗余字线RWL0至RWL7所组成，如图3所示。此外，图1所示的该地址产生电路110、该地址处理电路120、该更新控制电路130和该更新计数器140可由图2中的该地址产生电路210、该地址处理电路220、该更新控制电路230和该更新计数器240所实现。

如图2所示，该地址产生电路210包含一锁存(latch)电路212和一行熔丝(rowfuse)电路216。该锁存电路212可以锁存该命令信号CMD(该主动命令Acd_cmd、该更新命令Ref_cmd或该预充电命令Pre_cmd)和该行地址ADDX，且产生一锁存行地址ADDI。该行熔丝电路216根据该锁存行地址ADDI产生该中间地址ADD_D，其中该中间地址ADD_D包含该字线地址add_WL_n和该识别码red_WL_n，并且指示该字线WL_n(该些正常字线NWL0至NWL511和该些冗余字线RWL₀至RWL₇中的其中一条)。该行熔丝电路216输出该字线地址add_WL_n至一字线驱动电路(未绘示)以作为字线驱动。

接着，该地址处理电路220参考该字线地址add_WL_n和该识别码red_WL_n以产生该字线地址add_WL_n+1、该识别码red_WL_n+1、该字线地址add_WL_n-1和该识别码red_WL_n-1(该中间地址ADD_D+1指示该字线WL_N+1，而该中间地址ADD_D-1指示该字线WL_N-1)。

在一实施例中，该锁存行地址ADDI指示该正常字线NWL256，而该行熔丝电路216决定该正常字线NWL256是否具有缺陷。假如该正常字线NWL256无缺陷时，该行熔丝电路216输出该锁存行地址ADDI作为该字线地址add_WL_n(亦即该字线WL_n为该正常字线NWL256)，并设定该识别码red_WL_n为0(指示一正常字线)。假如该正常字线NWL256有缺陷并会以该冗余字线RWL₁取代时，该行熔丝电路216输出对应于该冗余字线RWL₁的一字线地址作为该字线地址add_WL_n(亦即该字线WL_n为该冗余字线RWL₁)，并设定该识别码red_WL_n为1(指示一冗余字线)。因此，在一实施例中，当该锁存行地址ADDI指示该正常字线NWL256无缺陷时，该字线地址add_WL_n+1可能指示该正常字线NWL257(该字线WL_n+1)，而该字线地址add_WL_n-1可能指示该冗余字线RWL7(该字线WL_n-1)。

该地址处理电路220可能产生一识别信号ex_WLn+1以指示由该字线地址add_WL_n+1所指示的该字线WL_N+1是否存在，并产生一识别信号ex_WL_n-1以指示由该字线地址add_WL_n-1所指示的该字线WL_N-1是否存在。举例来说，当字线WL_n为一边界正常字线(亦即，该正常字线NWL₀或正常字线NWL₅₁₁)时，字线WL_n+1和字线WL_n-1的其中一者可能不存在。

请注意，当字线WL_n+1和字线WL_n-1的每一者存在时，与该字线WL_n+1相关联的控制运作相同或近似于与该字线WL_n-1相关联的控制运作。为了简洁起见，以下描述用于一启动的字线的临近字线的监测机制会以字线WL_n+1表达。

参考图2，该更新控制电路230包含一监测电路232，一储存电路236和一选择电路238。该监测电路232用以响应于该启动命令Act_cmd和/或该更新命令Ref_cmd而监视在邻近字线旁一字线的启动效果，并据以产生一输入字线地址IN_ADD，一输入识别码IN_red和一使能信号IN_TRR。举例来说，该监测电路232可能每次在该字线WL_n启动时计算(或更新)该字线WL_n+1(和/或该字线WL_n-1)的一干扰计数(例如，干扰计数增加1)，并且参考该干扰计数决定是否更新该字线WL_n+1。当该监测电路232决定该字线WL_n+1的该干扰计数到达一更新标准(例如该干扰计数大于或等于一预定临界值)时，该监测电路232可能输出该中间地址ADD_D+1以更新该字线WL_n+1，并根据该使能信号IN_TRR使能该储存电路236以储存该输入字线地址IN_ADD和该输入识别码IN_red。在本实施例中该储存电路236以一先进先出寄存器(First-In First-Out register)来实施。该输入字线地址IN_ADD可为指示该字线WL_N+1的字线地址add_WL_n+1，而该输入识别码IN_red可能指示该字线WL_N+1为一正常字线或一冗余字线(亦即，该识别码red_WL_n+1)。换言之，该监测电路232可能决定该字线WL_N+1是否为将被更新的字线，并储存与该将被更新的字线相关联的该中间地址ADD_D+1作为在该储存电路236中的一缓冲记录。

在一些实施例中，该储存电路236进一步储存至少一其他缓冲记录，其中至少一其他缓冲记录的每一者指示一将被更新的字线。例如，在决定该字线WL_N+1为将被更新的字线前，该监测电路232可能响应于先前主动命令而已经决定其他将被更新的字线。因此，该储存电路236可能储存与分别将被更新的字线相关联的一或多个中间地址作为缓冲记录。

接着，该储存电路236可能根据一或多个储存的缓冲记录输出与一将被更新的字线相关联的一中间地址。举例来说，当该储存电路236储存仅有一个相关联于该字线WL_N+1的一缓冲记录，该储存电路236可能输出该接收的输入字线地址IN_ADD(该字线WL_N+1)作为一输出字线地址TRR_ADD，并输出该接收的输入识别码IN_red(该识别码red_WLn+1)作为一输出识别码TRR_red。在其他实施例中当该储存电路236进一步储存其他缓冲记录时，该储存电路236可能在该中间地址到达后响应于储存的缓冲记录(包含关联于该字线WL_N+1的缓冲记录)输出中间地址。换言之，该储存电路236可能输出与每一缓冲记录相关联的一字线地址和一对应的识别码以作为该输出字线地址TRR_ADD和该输出识别码TRR_red。

该选择电路238耦接于该储存电路236和该更新计数器240。该选择电路238根据该至少一缓冲记录是否储存于储存电路236来决定该字线地址CNT_ADD(其指示一将被更新的字线)。举例来说，在该监测电路232响应于该字线WL_N的启动而决定该字线WL_N+1的干扰计数后，该选择电路238根据由该储存电路236所产生的一选择信号TRR_valid来输出该字线地址WL_N+1和该更新地址pCNT的其中一者，其中该选择信号TRR_valid指示与该字线WL_N+1相关联的一缓冲记录是否储存于该储存电路236。特而言之，当该监测电路232决定更新该字线WL_N+1使得该储存电路236储存由该监测电路232输出的中间地址ADD_D+1作为一缓冲记录时，该储存电路236产生具有逻辑电平“1”的选择信号TRR_valid以使能该选择电路238输出该字线地址add_WL_N+1作为该字线地址CNT_ADD。当该监测电路232决定不更新该字线WL_N+1使得该储存电路236不储存该中间地址ADD_D+1时，该储存电路236产生具有逻辑电平“0”的选择信号TRR_valid以使能该选择电路238输出该更新地址pCNT作为该字线地址CNT_ADD。

换言之，当储存电路236储存与一将被更新的字线相关联的至少一个缓冲记录(例如，与该字线WL_N+1相关联的该缓冲记录)，该选择电路238可能根据具有逻辑电平“1”的选择信号TRR_valid来选择该输出字线地址TRR_ADD作为该字线地址CNT_ADD。该字线WL_N+1可能在由该更新地址pCNT所指示的一字线更新前更新。此外，当没有缓冲记录储存于该储存电路236时，该选择电路238可能根据具有逻辑电平“0”的选择信号TRR_valid选择该更新地址pCNT作为该字线地址CNT_ADD。接着，该存储器元件200执行预定更新运作。

此外，该更新计数器240接收该选择信号TRR_valid并据此决定与一将被更新的字线相关联的该识别码CNT_red。举例来说，当由该储存电路236产生的选择信号TRR_valid具有逻辑电平“1”时，该更新计数器240可能输出该输出识别码TRR_red作为与该将被更新的字线相关联的该识别码CNT_red；当由该储存电路236产生的选择信号TRR_valid具有逻辑电平“0”时，该更新计数器240可能设定该识别码CNT_red为一特定值(例如，逻辑电平“0”)。

请注意该更新计数器240可能根据该选择信号TRR_valid选择性地增加该更新地址pCNT。举例来说，当该选择信号TRR_valid具有逻辑电平“1”时，该更新计数器240的一计数值(该更新地址pCNT)因为在下一更新运作时该选择电路238选择该输出字线地址TRR_ADD作为该字线地址CNT_ADD而保持不变。当该选择信号TRR_valid具有逻辑电平“0”时，该更新计数器240的一计数值(该更新地址pCNT)因为在下一更新运作时该选择电路238选择该更新地址pCNT作为该字线地址CNT_ADD而增加至一下一地址。

以下描述更多存储器控制机制的细节。再次参照图2，该锁存电路212更包含一地址锁存器(ADL)213和一(IDL)214。该地址锁存器213可锁存该行地址ADDX并据此产生该锁存行地址ADDI。据此，在一更新运作中，该地址锁存器213可锁存由该选择电路238输出的字线地址CNT_ADD，并据以产生该锁存行地址ADDI。

该识别码锁存器214可锁存由该更新计数器240输出的识别码CNT_red，并据以产生一锁存识别码EN_red给该行熔丝电路216以决定一字线形式。以下说明请同时参照图2和图4。图4显示图2所示的该识别码锁存器214的识别码锁存器414的一实施方式。该识别码锁存器414包含一选择电路416，其中该选择电路416响应于该启动命令Act_cmd和该更新命令Ref_cmd以输出锁存识别码EN_red。举例来说，当由该锁存电路212所接收的该命令信号CMD为启动命令Act_cmd时，该选择电路416可选择该锁存识别码EN_red为逻辑电平“0”；当由该锁存电路212所接收的该命令信号CMD为更新命令Ref_cmd时，该选择电路416可选择该更新码CNT_red为该锁存识别码EN_red。接着，该行熔丝电路216参考该锁存识别码EN_red以选择/使能一正常字线或一冗余字线。

图5显示图2所示的该行熔丝电路216的行熔丝电路516的一实施方式。该行熔丝电路516包含一比较电路518、一选择电路520、一或门522、一选择电路524和一或门526。首先，该比较电路518比较该锁存行地址ADDI和N+1个缺陷地址fuse_0至fuse_N(N为一正整数)，借以产生多个比较结果match[0:N](N+1位)，其中该些比较结果match[0:N]指示该锁存行地址ADDI是否符合N+1个缺陷地址fuse_0至fuse_N中的其中一者。举例来说，当该锁存行地址ADDI符合该缺陷地址fuse_0时，比较结果match[0:N]中的一位match[0]会设定为逻辑电平“1”；当该锁存行地址ADDI不符合该些缺陷地址fuse_0至fuse_N中的任一者时，该些比较结果match[0:N]中的每个位会设定为逻辑电平“0”。

接着，该选择电路520根据该些比较结果match[0:N]选择性地输出N+1个冗余字线地址r_0至r_N中的其中一者，其中对应于图3所示的该些冗余字线RWL_0至RWL_7的该些冗余字线地址r_0至r_N可能以该些冗余字线地址r_0至r_N的至少一部分实施。举例来说，当该锁存行地址ADDI符合该缺陷地址fuse_0时，该选择电路520会参考该些比较结果match[0:N]以输出对应于该位match[0]的冗余字线地址r_0；当该锁存行地址ADDI不符合该些缺陷地址fuse_0至fuse_N中的任一者时，该选择电路520可能不输出该些冗余字线地址r_0至r_N中的任一者。

该或门522根据参考该些比较结果match[0:N]以输出一识别码RED。举例来说，当由该锁存行地址ADDI指示的一字线为一缺陷字线时，该些比较结果match[0:N]的一位设定为逻辑电平“1”。该选择电路520可能输出一冗余字线地址以取代该缺陷字线的一字线地址，而该或门电路522输出具有逻辑电平“1”的该识别码RED以指示该缺陷字线已由一冗余字线所取代。当由该锁存行地址ADDI指示的一字线为未具缺陷时，该些比较结果match[0:N]的每一位设定为逻辑电平“0”。该或门522输出具有逻辑电平“0”的该识别码RED。

该选择电路524参考图2所示的该锁存识别码EN_red和该识别码RED以选择是否选择该锁存行地址ADDI作为该字线地址add_WL_N。举例来说，当该锁存识别码EN_red具有逻辑电平“0”和该识别码RED具有逻辑电平“1”时，表示由该锁存行地址ADDI所指示的一字线已由一预设冗余字线所取代。因此，该选择电路524输出该预设冗余字线的一冗余字线地址作为该字线地址add_WL_N。在另一实施例中，当该锁存识别码EN_red具有逻辑电平“0”和该识别码RED具有逻辑电平“0”时，表示由该锁存行地址ADDI所指示的该字线没有缺陷。因此，该选择电路524输出该锁存行地址ADDI作为该字线地址add_WL_N。在又一实施例中，当该锁存识别码EN_red具有逻辑电平“1”时，表示该存储器元件200响应于该更新命令Ref_cmd更新一冗余字线。因此，无论该识别码RED具有逻辑电平“0”或逻辑电平“1”，该选择电路524输出该锁存行地址ADDI作为该字线地址add_WL_N。请注意在该选择电路524中的符号“(1,X)”表示该识别码RED的逻辑电平为“随意(don't care)”。

该或门526用以根据该锁存识别码EN_red和该识别码RED决定该识别码red_WL_n。换言之，只要侦测到一有缺欠的字线或一将被更新的字线为一冗余字线时，该或门526输出具有逻辑电平“1”的识别码red_WLn。

参考图2，在该中间地址ADD_D(该字线地址add_WL_n和该识别码red_WL_n)决定后，该地址处理电路220接收该中间地址ADD_D以提供该监测电路232该中间地址ADD_D、该中间地址ADD_D+1和该中间地址ADD_D-1。该监测电路232据此监测该字线WL_n启动时在邻近字线WL_n-1和邻近字线WL_n+1的影响。在一些实施例中，该监测电路232参考该储存电路236的一缓冲状态FS、该更新地址pCNT和/或相关的存储器参数以监测该字线干扰。以下提供细节的描述。

参考图2和图6，图6显示该监测电路232运作时的一可能时序图。当发出该主动命令Act_cmd以启动该字线WL_n(或发出该更新命令Ref_cmd以更新该字线WL_n)的一期间，该监测电路232产生多个控制信号addp0至addp2和addp5以执行相关的监测运作。首先，在时间间隔S0期间，该监测电路232监测该字线WL_n。举例来说，当该控制信号addp0具有逻辑电平“1”时，该监测电路232会检查与该字线WL_N相关联的一干扰记录是否储存在该监测电路232中，其中该干扰记录指示该字线WL_N的一干扰计数(亦即，由于邻近该字线WL_N的一或多条字线的启动使得该字线WL_N被干扰的次数)。需注意的是当该字线WL_N启动时，储存于连接至该字线WL_N的一存储器单元的数据会更新而不会被干扰。因此，在检查到与该字线WL_N相关联的的该干扰记录储存在该监测电路232中时，该监测电路232可能放弃或清除与该字线WL_n相关联的干扰记录。

此外，该监测电路232可能参考该储存电路236中的该缓冲状态FS来检查该储存电路236是否储存与该字线WL_N相关联的一缓冲记录，其中该缓冲记录指示该字线WL_N为将被更新的字线。换言之，该监测电路232检查该字线WL_N是否已被决定作为将被更新的字线。当该储存电路236储存关联于该字线WL_N的缓冲记录时，因为当该字线WL_N启动时，储存于连接至该字线WL_N的一存储器单元的数据会更新而不会被干扰，该储存电路236可能删除与该字线WL_N相关联的该缓冲记录。

在时间间隔S1期间，该监测电路232监测该字线WL_n+1。举例来说，当该控制信号addp1具有逻辑电平“1”时，该监测电路232会检查该字线WL_N+1是否存在(例如，当该字线WL_N为图3所示的正常字线NWL511时，该字线WL_N+1可能不存在)。该监测电路232会检查该储存电路236是否储存与该字线WL_N+1相关联的一缓冲记录，其中该缓冲电路指示该字线WL_N+1为将被更新的字线。换言之，在计算该字线WL_N+1的该干扰计数前，该监测电路232会检查该字线WL_N+1是否已被决定作为将被更新的字线。在一例中当该字线WL_N+1存在时，在检查该储存电路236未储存与该字线WL_N+1相关联的该缓冲记录时，该监测电路232可能计算或更新该字线WL_N+1的该干扰计数。举例来说，该监测电路232可能增加该字线WL_N+1的该干扰计数一次。需注意的是，在计算或更新该字线WL_N+1的该干扰计数前，该监测电路232会检查该字线WL_N+1的该干扰计数是否小于一预定临界值(例如，tMAC)。当该字线WL_N+1的该干扰计数不小于该预定临界值时，该监测电路232可能不更新该字线WL_N+1的该干扰计数。

在时间间隔S2期间，当该控制信号addp2具有逻辑电平“1”时，该监测电路232会检查该字线WL_N+1该干扰计数是否大于或等于该预定临界值(例如，tMAC)。当该字线WL_N+1的该干扰计数大于或等于该预定临界值时，该监测电路232输出该中间地址ADD_D+1作为该输入字线地址IN_ADD和该输入识别码IN_red以提供该储存电路236。此外，当该监测电路232输出该中间地址ADD_D+1给该储存电路236后，该监测电路232可能删除与该字线WL_N+1相关联的该干扰计数的该干扰计数。需注意的是，在输出该中间地址ADD_D+1给该储存电路236前，该监测电路232可能参考该储存电路236中的缓冲状态FS来检查该储存电路236是否有任何可利用的储存空间。若没有任何可利用的储存空间时，该监测电路232会保存与该字线WL_N+1相关联的该干扰计数直到在该储存电路236中有可储存的空间。当该储存电路236中具有可储存的空间时，该监测电路232输出该中间地址ADD_D+1后接着删除与该字线WL_N+1相关联的该干扰计数。

在一些实施例中，当决定不更新该字线WL_N+1(例如该字线WL_N+1的该干扰计数小于该预定临界值)时，该监测电路232进一步决定是否删除与该字线WL_N+1相关联的该干扰计数。在一实施方式中，当计算/更新获得的该字线WL_N+1的该干扰计数小于该预定临界值，例如tMAC时，该监测电路232可能参考该字线WL_N+1的该干扰计数和计数次数(该更新计数器240所要求由更新地址pCNT计数到该字线地址add_WL_n+1)，以决定在该更新计数器240计数到该字线地址add_WL_n+1前该字线WL_N+1的该干扰计数是否到达该预定临界值。当该更新计数器240计数到该字线地址add_WL_n+1前该监测电路232决定该字线WL_N+1的该干扰计数未到达该预定临界值时，表示该干扰计数到达该预定临界值前该字线WL_N+1已被更新。因此，该监测电路232不记录该字线WL_N+1的该干扰计数。特而言之，该监测电路232可能删除与该字线WL_N+1的该干扰计数相关联的该干扰记录。

考虑一状况：当该存储器元件200具有一行循环时间tRC为50ns、一更新周期tREF为64ms、一更新间隔tREFI为7.8μs、一最大启动计数tMAC为300000，且该存储器元件200的行总数为2¹³。基于上述数值，在该更新周期期间每一具有最大启动计数tMAC的字线的最大值K_M为4.3(代入K_M＝tREF/(tMAC×tRC))。如果每一具有最大启动计数的字线平均分布于总行中，则每L条字线会有这样一条字线，其中L等于1905(213/4.3)。当前述预定临界值为该最大启动计数时，该监测电路232会决定公式(1)是否成立:

QT+ΔCT×tREFI/tRC<tMAC (1)

其中，QT为该字线WL_N+1的该干扰计数，ΔCT为该更新计数器240所要求由更新地址pCNT计数到该字线地址add_WL_n+1的计数值。当公式(1)成立时，表示该干扰计数到达该最大启动计数前该字线WL_N+1已被更新。因此，该监测电路232可能不记录该字线WL_N+1的该干扰计数。

在另一设计中，该监测电路232决定公式(2)是否成立以决定该计数器240计数到该字线地址add_WL_n+1前该字线WL_N+1的该干扰计数是否到达该预定临界值：

ΔCT+QT/(tREFI/tRC)<NR/(tREF/(THD×tRC)) (2)

其中NR为该存储器元件200的行的总值，而THD为该预定临界值。当公式(2)成立时，该监测电路232决定该计数器240计数到该字线地址add_WL_n+1前该字线WL_N+1的该干扰计数将不会到达该预定临界值。在一实施例中当该预定临界值等于一最大启动计数，公式(2)会简化为公式(3)：

ΔCT+QT/(tREFI/tRC)<1905 (3)

需注意的是公式(2)中的tREF/(THD×tRC)可能不为整数(例如当该预定临界值等于该最大启动计数时，K_M为4.3)。因此，公式(3)的右侧常数需要进行调整。举例来说，公式(3)可以修改为公式(4)：

ΔCT+QT/(tREFI/tRC)<2000 (4)

简而言之，当该监测电路232决定公式(2)至公式(4)其中一者成立时，表示在干扰计数到达该预定临界值时前，该字线WL_N+1已被更新。因此，该监测电路232不记录该字线WL_N+1的干扰计数。

接着，在下一时间间隔S3期间，当该控制信号addp1具有逻辑电平“1”时，该监测电路232会监测该字线WL_N-1。在下一时间间隔S4期间，当该控制信号addp2具有逻辑电平“1”时，该监测电路232会监测该字线WL_N-1。在时间间隔S3和S4中执行在该字线WL_N-1的监测运作和在时间间隔S1和S2中执行在该字线WL_N+1的监测运作相同或近似，故于此不赘述。

需注意的是，每一次K个启动命令发出时(K为大于1的正整数)，该监测电路232执行一次监测运作以检查所有储存于其中的干扰记录，其中该监测运作可能执行在时间间隔S5期间当该控制信号addp5具有逻辑电平“1”时。在一实施方式中，该监测电路232储存至少一个干扰记录，且该至少一个干扰记录的每一者与一字线的干扰计数相关联。对该至少一个干扰记录的每一者而言，该监测电路232每K个启动命令决定一次在该计数器240计数到指示该字线的一字线地址前该字线的该干扰计数将不会到达一预定临界值。换言之，该监测电路232决定，每一次K个启动命令发出时，在该计数器240计数到指示该字线的该字线地址前该字线的该干扰计数将不会到达该预定临界值。当决定该字线的该干扰计数将不会到达该预定临界值时，该监测电路232可能删除与该字线的该干扰计数相关联的该干扰记录。换言之，该监测电路232可能每K个启动命令决定一次是否有任何干扰记录不需要被记录。

在其他实施例中，考虑储存于该监测电路232中的干扰记录的每一者，该监测电路232在每K个启动命令决定一次在K个启动命令发出的一时间间隔该干扰记录是否已被修改。当决定该时间间隔该干扰记录未被修改时，该监测电路232减少该字线的该干扰计数一预定值(例如，1)。

上述K值可能大于或等于在一更新周期tREF期间每一具有最大启动计数tMAC的字线的最大值，其中该些字线的该最大值会由下式所决定：

tREF/(tMAC×tRC) (5)

换言之，上述K值可能大于或等于前述K_M值。在另一设计中，K由实际设计考虑而决定。

需注意的是，在一些实施例中，该监测电路232输出控制信号addp0和addp2至该储存电路236。在一例中假设该储存电路236储存与该字线WL_N相关联的一缓冲记录，当该控制信号addp0具有逻辑电平“1”时，该储存电路236删除与该字线WL_N相关联的该缓冲记录，并决定是否有其他缓冲记录储存于其中。当决定没有缓冲记录储存于其中时，该储存电路236设定该选择信号TRR_valid的逻辑电平为“0”。

在其他例子中假设该监测电路232输出指示该字线WL_N+1的该中间地址ADD_D+1(或指示该字线WL_N-1的该中间地址ADD_D-1)至该储存电路236，当该控制信号addp2具有逻辑电平“1”时，该储存电路236储存关联于该字线WL_N+1(或该字线WL_N-1)的一缓冲记录，并设定该选择信号TRR_valid的逻辑电平为“1”。

根据以上描述的运作，该监测电路232监测每一字线，且/或该储存电路236储存与一将被更新的字线相关联的至少一个缓冲记录。需注意的是，图6仅为例示一可能运作的时序图，并非字线监测运作的一限制。

为了监测每一字线的一干扰计数以决定将被更新的字线，本发明的存储器控制机制可能调整一更新计数器的地址计数顺序，使得在更新计数器计数至该字线的字线地址前邻近一启动的字线的一字线的一干扰计数不会超过一预定临界值(例如，一最大启动计数)。图7显示使用图2所示的该更新计数器240的计数位的一实施方式。参照图2和图7，在本实施中该存储器元件200使用多条字线地址位A_J至A₀以寻址，而该更新计数器240使用多个计数位C_J至C₀以进行字线地址计数，其中J为正整数，且该些字线地址位A_J至A₀的顺序由最高有效位(most significant bit)至最低有效位(least significant bit)为A_J,A_J-1,A_J-2,…,A₃,A₂,A₁,A₀。

考虑一地址计数顺序SQ0(一传统计数顺序)，该些计数字元C_J至C₀会分别指向该些字线地址位A_J至A₀。因此，由该更新计数器240所要求的由该字线地址add_WL_n-1到该字线地址add_WL_N+1的计数数目为2。需注意的是，在一例子中假设该存储器元件200具有一行循环时间tRC为50ns、一更新周期tREF为64ms、一更新间隔tREFI为7.8μs、一最大启动计数tMAC为300000，且该存储器元件200的行总数为2¹³，假设具有最大启动计数的字线平均分布于存储器元件200的总行中，则每逢L(＝1905)条字线会有具有该最大启动计数的一条字线。因此，当由该更新计数器240所要求的由该更新地址pCNT计数到该字线地址add_WL_n-1和该字线add_WL_N+1的其中一条的计数数目大于L时，很有可能由该更新计数器240所要求的由该更新地址pCNT计数到该字线地址add_WL_n-1和该字线WL_N+1的另一条的计数数目也大于L。换言之，该监测电路232可能需要记录该字线WL_N+1的该干扰计数和该该字线WL_N-1的该缓冲记录。

为了节省该监测电路232中的储存空间，本发明的存储器控制机制可以调整指向该些字线地址位A_J至A₀的最低有效位的计数位的位元位置。举例来说，考虑一地址计数顺序SQ1，该些计数位C_J至C₀会以一相反顺序分别指向该些字线地址位A_J至A₀。换言之，该计数位C_J-1会指向该字线地址位A₁。因此，由该更新计数器240所要求的由该字线地址add_WL_n-1计数至该字线地址add_WL_n+1的计数数目为2^J-1。在一例子中假设该存储器元件200的行总数为2¹³(J＝12)，该更新计数器240需要2¹¹的计数以由该字线地址add_WL_n-1计数到该字线地址add_WL_n+1。换言之，由该更新计数器240所要求的由该更新地址pCNT计数到该字线地址add_WL_n-1和该字线地址add_WL_n+1的其中一条的计数数目小于由该更新计数器240所要求的由该更新地址pCNT计数到该字线地址add_WL_n-1和该字线地址add_WL_n+1的另一条的计数数目。这表示在该更新计数器240计数到该字线地址add_WL_n-1和该字线地址add_WL_n+1的其中一条之前，该字线WL_N+1和该字线WL_N-1的其中一者的一干扰计数很有可能不会超过一预定临界值(例如，一最大启动计数)。据此，该监测电路232不需要记录该字线WL_n+1的该干扰计数和该字线WL_n-1的其中一者的该干扰计数。

在其他例子中，例如一地址计数顺序SQ2中，该些计数位元C_J,C_J-1,C_J-2,…,C₃,C₂,C₁,C₀分别指向该些字线地址位A₁,A₀,A₂,…,A_J-3,A_J-2,A_J-1,A_J(例如C_J指向A₁)。因此，由该更新计数器240所要求的由该字线地址add_WL_n-1计数到该字线地址add_WL_n+1的计数数目为2^J(2¹²当J＝12)。在另一例子中，例如一地址计数顺序SQ3中，该些计数位元C_J,C_J-1,C_J-2,…,C₃,C₂,C₁,C₀分别指向该些字线地址位A₂,A₀,A₁,…,A_J-3,A_J-2,A_J-1,A_J(例如C_J-2指向A₁)。因此，由该更新计数器240所要求的由该字线地址add_WL_n-1计数到该字线地址add_WL_n+1的计数数目为2^J-2(2¹⁰当J＝12)。简而言之，当一计数位的位置高于该些计数字元C_J至C₀的最低有效位是指向该些字线地址位A_J至A₀的第二最低有效位时，由该更新计数器240所要求的由该字线地址add_WL_n-1和该字线地址add_WL_n+1的其中一条计数至该字线地址add_WL_n-1和该字线地址add_WL_n+1的另一条的计数数目会增加(大于2)，因此减少了该更新计数器240计数到该字线的一字线地址之前一字线的一干扰计数超过一最大启动计数的可能性。

综上所述，借由监控存储器行因为邻近字线的启动而干扰的影响和重新配置一更新计数器的计数顺序，本发明的存储器控制机制可以不进入一已知的目标行更新模式即可有效地保持数据的完整度，因此降低了存储器电路的成本和复杂度。此外，借由使用指示一字线形式的一识别码，本发明的存储器控制机制可应用于启动/更新一正常字线、一冗余字线、一边界字线和一非边界字线。

本发明的技术内容及技术特点已公开如上，然而熟悉本项技术的人士仍可能基于本发明的教导及公开而做出各种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所公开的，而应包括各种不背离本发明的替换及修饰，并为所附权利要求所涵盖。

Claims (18)

1.一种存储器元件，包括：

多条正常字线；

多条冗余字线；

以及

一地址产生电路，用以根据一行地址产生一第一中间地址，其中该第一中间地址包含一第一字线地址和一第一识别码，该第一识别码指示借由该第一字线地址所指示的一第一字线为一正常字线或一冗余字线；

一地址处理电路，耦接于该地址产生电路，该地址处理电路参考该第一中间地址以产生一第二中间地址借以指示邻近该第一字线的一第二个字线，其中该第二中间地址包含一第二字线地址和一第二识别码，该第二字线地址指示该第二字线，而该第二识别码指示该第二字线为一正常字线或一冗余字线；以及

一更新控制电路，耦接于该地址处理电路，该更新控制电路在每次该第一字线启动时决定该第二字线的一干扰计数，并且参考该干扰计数以决定是否输出该第二字线地址以更新该第二字线，其中，该干扰计数指示由于邻近该第二字线的一或多条字线的启动使该第二字线被干扰的次数。

2.根据权利要求1所述的存储器元件，其中当该干扰计数大于或等于一预定临界值时，该更新控制电路决定输出该第二字线地址以更新该第二字线。

3.根据权利要求1所述的存储器元件，其中该更新控制电路检查是否有与该第一字线相关联的一干扰记录储存于该更新控制电路中；该干扰记录指示该第一字线的一干扰计数，并且当该更新控制电路储存与该第一字线相关联的该干扰记录时，该更新控制电路清除与第一该字线相关联的该干扰记录。

4.根据权利要求1所述的存储器元件，其中该更新控制电路储存至少一干扰记录，而该至少一干扰记录的每一者与一字线的一干扰计数相关联；对该至少一干扰记录的每一者而言，该更新控制电路在每K个启动命令决定一次在该些K个启动命令发出的一时间间隔该干扰记录是否已被修改，其中K为大于一的正整数；且当决定该时间间隔该干扰记录未被修改时，该更新控制电路减少该字线的该干扰计数一预定值。

5.根据权利要求4所述的存储器元件，其中K的数值大于或等于在一更新周期的期间每一具有一最大启动计数的字线的一最大值，其中该最大值由下列公式所决定：

tREF/(tMAC×tRC)；

其中，tREF为该更新周期，tMAC为该最大启动计数，而tRC为一行循环时间。

6.根据权利要求1所述的存储器元件，其中该行地址指示该些正常字线的其中一条，而该地址产生电路进一步决定该些正常字线的其中一条是否有缺陷；当该些正常字线的其中一条无缺陷时，该地址产生电路使用该行地址作为该第一字线地址，且该第一字线为该些正常字线的其中一条，而当该些正常字线的其中一条有缺陷时，该地址产生电路使用一冗余字线地址以指示该些冗余字线的其中一条作为该第一字线地址。

7.根据权利要求1所述的存储器元件，还包括：

一更新计数器，耦接于该更新控制电路，该更新计数器用以提供该更新控制电路一更新地址；

其中，当决定输出该第二字线地址以更新该第二字线时，该更新控制电路在输出该更新地址前输出该第二位线地址，使得该第二字线在由该更新地址所指示的一预定字线被更新前被更新。

8.根据权利要求7所述的存储器元件，其中当决定输出该第二字线地址以更新该第二字线时，该更新控制电路响应于一更新命令以输出该第二位线地址，且该更新计数器响应于该更新命令以输出该第二识别码。

9.根据权利要求7所述的存储器元件，其中当决定不输出该第二字线地址时，该更新控制电路响应于一更新命令以输出该更新地址，且该更新计数器响应于该更新命令以输出一第三识别码，该第三识别码指示由该更新地址所指示的一字线为一为一正常字线或一冗余字线。

10.根据权利要求7所述的存储器元件，其中该更新计数器要求一计数次数以由该更新地址计数到该第二字线地址；当该更新控制电路决定不更新该第二字线时，该更新控制电路参考该干扰计数和该计数次数以决定在该更新计数器计数到该第二字线地址前该干扰计数是否到达一预定临界值；且该更新控制电路决定在该更新计数器计数到该第二字线地址前该干扰计数未到达该预定临界值时，该更新控制电路删除与该第二字线的该干扰计数相关联的一干扰记录。

11.根据权利要求10所述的存储器元件，其中该更新控制电路根据下列公式以决定该更新计数器计数到该第二字线地址前该第二字线的该干扰计数将不会到达该预定临界值：

ΔCT+QT/(tREFI/tRC)<NR/(tREF/(THD×tRC))；

其中，ΔCT为该更新计数器所要求由更新地址计数到该第二字线地址的该计数次数，QT为该第二字线的该干扰计数，tREFI为一更新间隔，tRC为一行循环时间，NR为该存储器元件的多条行的总值，tREF为一更新周期，而THD为该预定临界值；当公式成立时，该更新控制电路决定该计数器计数到该第二字线地址前该第二字线的该干扰计数不会到达该预定临界值。

12.根据权利要求7所述的存储器元件，其中该更新控制电路储存至少一干扰记录，而该至少一干扰记录的每一者与一字线的一干扰计数相关联；对该至少一干扰记录的每一者而言，该更新控制电路在每K个启动命令决定一次在该更新计数器计数到指示该字线的一字线地址前该字线的该干扰计数不会到达一预定临界值，其中K为大于一的正整数；且当该更新控制电路决定该字线的该干扰计数不会到达该预定临界值时，该更新控制电路删除与该字线的该干扰计数相关联的该干扰记录。

13.根据权利要求12所述的存储器元件，其中K值大于或等于在一更新周期的期间每一具有最大启动计数tMAC的字线的一最大值，其中该最大值由下式所决定：

tREF/(tMAC×tRC)；

其中，tREF为该更新周期，tMAC为该最大启动计数，而tRC为一行循环时间。

14.根据权利要求7所述的存储器元件，其中该更新计数器为字线地址计数提供多个计数位，且该些计数位中位元位置高于一第二最低有效位的一计数位指向该存储器元件中字线地址位的一第二最低有效位。

15.根据权利要求7所述的存储器元件，还包括：

一选择电路，耦接于该更新计数器，该选择电路根据一选择信号选择输出该第二字线地址和该更新地址的其中一者；

一监测电路，该监测电路耦接于该选择电路，该监测电路在每次该第一字线启动时计算该第二字线的该干扰计数，并且参考该干扰计数决定是否更新该第二字线，其中当该干扰计数大于或等于一预定临界值时，该监测电路输出该第二中间地址以更新该第二字线；以及

一储存电路，耦接于该选择电路和该监测电路，其中当该储存电路储存由该监测电路输出的该第二中间地址时，该储存电路产生该选择信号来使能该选择电路以输出该第二字线地址；当该储存电路没有储存该第二中间地址时，该储存电路产生该选择信号来使能该选择电路以输出该更新地址。

16.根据权利要求15所述的存储器元件，其中当该监测电路输出该第二中间地址至该储存电路后，该监测电路删除与该第二字线的该干扰计数相关联的一干扰记录。

17.根据权利要求15所述的存储器元件，其中该储存电路进一步检查该储存电路是否储存与该第一字线相关联的一缓冲记录，其中该缓冲记录指示该第一字线为将被更新的字线，且当该储存电路储存与该第一字线相关联的该缓冲记录时，该储存电路删除与该第一字线相关联的该缓冲记录。

18.根据权利要求15所述的存储器元件，其中在计算该第二字线的该干扰计数前，该监测电路检查该储存电路是否储存与该第二字线相关联的一缓冲记录，其中该缓冲记录指示该第二字线为一将被更新的字线，且当检察该储存电路未储存与该第二字线相关联的该缓冲记录后，该监测电路计算该第二字线的该干扰计数。