CN108604900B - 负载开关中的栅极电容的控制 - Google Patents

Abstract

在所述的用于控制供电电源的开关(200)的示例中，开关(200)包括：第一晶体管(M1)，其具有连接在V_IN和V_OUT之间的漏极和源极以及经连接以被驱动至大于VIN的第一电压的栅极；外部电容器(C_EXT)，其在连接到第一晶体管(M1)的栅极时，可操作以控制V_OUT的上升时间；以及耦合到第一晶体管(M1)的栅极并且耦合到外部电容器(C_EXT)的电路。该电路经连接以响应于使能信号(EN)导通而将外部电容器(C_EXT)耦合到第一晶体管(M1)的栅极并且响应于栅极上的电压达到第一电压而将外部电容器(C_EXT)与第一晶体管(M1)的栅极去耦合。

Description

负载开关中的栅极电容的控制

技术领域

本发明一般涉及负载开关，并且更具体地涉及负载开关中的栅极电容的控制。

背景技术

一些负载开关使用外部电容器，该外部电容器直接连接到电源开关的栅极，以控制上升时间和到栅极的浪涌电流。在开关断开时，输入供电电源用于为一电路供电，该电路使外部电容器放电以准备下一个导通时间。当输入供电电源下降而开关导通时，不存在电力来使外部电容器放电。这种情况导致两个问题：(a)当外部电容器没有放电时，由于高栅极/源极电压V_GS，控制输出电压的晶体管中的栅极氧化物可靠性问题；和(b)当输入电源再次上升时，输出电压中会出现不受控制的输出或尖峰，可能导致下游的问题。

发明内容

示例实施例提供了电路系统以在晶体管完全导通之后，将外部电容器与控制V_OUT的晶体管的栅极断开。然后在开关仍然导通时使电容器放电。

在用于控制供电电源的开关的一个实施例中，开关包括：第一晶体管，其具有连接在VIN和VOUT之间的漏极和源极以及经连接以被驱动至大于VIN的第一电压的栅极；外部电容器，其在连接到第一晶体管的栅极时，可操作以控制VOUT的上升时间；以及耦合到第一晶体管的栅极并且耦合到外部电容器的电路，该电路经连接以响应于使能信号导通而将外部电容器耦合到第一晶体管的栅极并且响应于栅极上的电压达到第一电压而将外部电容器与第一晶体管的栅极去耦合。

在操作负载开关的方法的一个实施例中，该方法包括响应于ON(通)引脚变高，将外部栅极电容器耦合到选择性地连接V_IN和V_OUT的晶体管的栅极；以及响应于栅极达到大于V_IN的给定电压，将外部栅极电容器与晶体管的栅极去耦合。

附图说明

图1描绘了根据一个实施例的与负载开关相关联的V_GATE、V_CT和V_OUT信号的期望响应。

图2描绘了根据一个实施例的可以实现图1的期望输出的负载开关。

图2A描绘了包括图2的电路的芯片。

图3说明了在1V的示例输入电压下的图1的实施例的仿真信号。

图4A-图4B说明了在5.5V的示例输入电压和两个不同放大率下图1的实施例的仿真信号。

图5描绘了所描述的开关的一个实施例的测量信号。

图6描绘了根据一个实施例的操作负载开关的方法的流程图。

图7A描绘了传统负载开关的示意图。

图7B说明了与图7A的负载开关相关联的各种信号。

图8说明了当输入功率下降而开关导通时可能出现的问题。

图9A-图9C描绘了与输入功率下降相关联的问题的传统解决方案的示意图。

具体实施方式

在附图中，相同的参考标记表明类似的元件。在本说明书中，阐述了许多具体细节以提供更透彻的理解，但是可以在没有这些具体细节的情况下实践实施例。在其他实例中，未详细描述已知特征以避免不必要地使描述复杂化。

在本说明书中：(a)“耦合”可用于表明可以是或可以不是彼此直接物理或电接触的两个或多个元件相互合作或相互作用；以及b)“连接”可以用于表明在彼此耦合的两个或多个元件之间通信的建立，即通信关系。通常，在一个或更多个示例实施例中，如果元件、组件或模块能够执行或以其他方式在结构上经布置以执行功能，那么元件、组件或模块可以经配置以执行该功能。

负载开关是用于导通和断开电源轨的集成电路继电器。图7A示出了已知的示例性负载开关700的示意性框图。NMOS晶体管M1是负载开关700的主要部件，并连接在输入信号V_IN和输出信号V_OUT之间。M1的特性确定了负载开关700可以处理的最大输入电压和负载电流，以及负载开关的导通电阻，其用于计算负载开关700消耗的功率。

驱动器708以受控速率对M1的栅极充电，该受控速率由外部电容器C_EXT的电容确定。该受控速率定义了器件的上升时间。为了在开关导通时在V_IN和V_OUT之间具有低电阻，希望将M1的栅极驱动至高于V_IN的给定电压V_GV。(V_IN+V_GV)被确定为能够在M1上提供最低电阻而不会对M1造成损坏的电压。在一个传统的负载开关中，V_GV被确定为等于7伏。电荷泵706用于从V_IN产生该较高电压，并且将该较高电压提供给驱动器708。

在M1的栅极已经被充电到V_IN+V_GV之后，期望将振荡器704和电荷泵706置于休眠模式以提供低功率操作。电荷状态检测器(SOC_Detector)716将栅极电压V_GATE与V_OUT+V_GV进行比较，并在V_GATE较大时提供休眠信号718。在一个示例实施例中，SOC_Detector 716在V_GATE>V_IN+7V时提供休眠信号。提供控制逻辑的导通缓冲器(ON-Buffer)710由外部逻辑信号ON驱动，该外部逻辑信号ON控制通过FET(pass FET)和其他块的导通和断开。偏置电路712在必要时提供偏置电流。

放电电路714连接在FET M1的栅极和接地电压之间，以便使M1的栅极和电容器C_EXT两者放电。当信号ON指示开关将导通时，放电电路714接收使能信号(EN)。反相器720将使EN反相以驱动NMOS晶体管MGPD，使得当外部逻辑信号ON被断开时，晶体管M_GPD导通并且使外部电容器C_EXT放电。

图7B公开了在正常操作期间负载开关700上的信号的仿真。在初始状态下，输入电压V_IN为高，而所有其他信号为低。在时间T1，ON信号变高并且驱动器708开始对NMOS晶体管M1的栅极充电，导致V_GATE(也是V_CT)开始上升。最初，栅极电压上升，但输出电压V_OUT保持低，直到达到NMOS晶体管M1的阈值电压，此时V_OUT开始以受控速率上升直到它达到V_IN。在所示的示例中，V_CT将继续上升，直到它达到V_IN+V_GV，以在M1的两端提供低导通电阻。在V_OUT已经稳定且V_CT已经达到V_IN+V_GV之后的时间T2，触发休眠信号718，振荡器704和电荷泵706进入休眠，并且栅极电压V_CT停止上升。

图8公开了当V_IN下降而ON信号仍然为高时，负载开关700上的信号的仿真，其导致了不期望的后果。如图8所示，V_ON在时间T3导通。在此之后，V_CT开始上升，并且一旦已经达到M1上的阈值电压，V_OUT也开始上升。在V_OUT已经到达V_IN后，V_IN在时间T4下降。V_OUT下降至零，但V_CT不能被完全放电，因为不存在供电电源来操作放电电路714，因此V_CT保持残余电压V_RES。过量的V_GS(其等于V_RES)导致在V_IN＝0V时主开关的可靠性问题。在时间T5，ON开关断开，并且在时间T6，V_IN恢复。在电力恢复之后，放电电路714能够使V_CT放电，但是在栅极电压可以放电之前，V_OUT开始导通，导致在V_OUT中被圈出的尖峰。

图9A说明了这些问题的一种传统解决方案，其使用双供电电源902来提供另一电源，其在图9A中标记为到负载开关904的V_BIAS，负载开关904包括具有晶体管M1A和M1B的双负载开关。V_BIAS用于为控制电路系统供电。然而，该解决方案增加了引脚计数和用于该实施方式所需的面积，这两者都对解决方案的成本和便利性产生不利影响。

图9B说明了第二传统解决方案，其修改负载开关以防止损坏栅极。图9B与图7A大致相同，除了在晶体管M1的栅极和源极之间添加了钳位电路912以确保M1的V_GS不上升到选定值以上。在V_GV＝7伏特的一个示例实施例中，当V_GS变得大于7.1V(即大于V_GV)时，钳位电路912将放电，并且将使V_GS放电至7.1V，但不会使电容器完全放电。因此，虽然钳位电路可以防止来自过高V_GS的损坏，但是钳位电路912不能防止V_OUT上的凸起(bump)并且不会使V_GS归零。另一个问题是添加钳位电路可能在电路的处理期间需要额外的掩模。此外，钳位在IC工艺、电压和温度的某些组合下可能会有些活跃，从而导致在这些情况下静态电流(当使能器件和输出无负载时消耗的电流)和导通电阻(R_ON)的增加，其降低开关器件的性能。尽管静态电流应该保持尽可能的低，但是负载开关通常具有一些静态电流以提供输入电压两端的低的R_ON。CT引脚处的最大电压等于V_{IN_MAX}+V_CLAMP。

图9C说明了对负载开关的进一步的传统修改以防止损坏栅极。为了在没有V_IN的情况下断开开关，低通滤波器被添加到放电电路918。包括电容器C_FLT和电阻R_FLT的低通滤波器将保持电压V_STR，直到放电电路918被激活(即，当ON开关被断开时)，此时所存储的电压用于给放电电路918供电足够长的时间以使V_CT放电。当外部电容器C_EXT是低电容时，此方法很好地工作，但是此方法不能用于CT引脚处的大的外部电容，因为这将需要更大的面积用于电容器C_FLT，由于增加了成本，所以对于这种电路此方法是不期望的。

图1说明了与负载开关的期望响应相关联的许多信号。在V_OUT达到V_IN之后，外部电容器已经完成其功能并且不再被需要，因此电容器可以在开关仍然导通时放电。如曲线图标识100所示，在时间T1，V_GATE和V_CT开始上升，当ON开关变高并且在T2时，V_OUT也开始上升。V_GATE和V_CT继续一起上升，直到V_OUT在时间T3达到V_IN为止，此时可以区别对待V_GATE和V_CT这两个电压。如图所示，这两个电压分开，其中V_GATE快速上升直到它达到用于M1的低R_ON的设计电压，而与外部电容器相关联的V_CT放电。当在时间T4失去(lost)V_IN，V_GATE也放电到零电压。在外部电容器和M1的栅极两者都放电之后，V_IN的恢复不会导致V_OUT上的尖峰，因为栅极没有过量电荷。允许V_GATE和V_CT分开的时间可以基于SLP_LATCH，其是图7A中的SLEEP信号的锁存版本。在这种情况下，当ON开关在T5变低，然后在T6恢复V_IN时，在V_OUT上没有出现尖峰。

图2示出了根据一个实施例的负载开关的简化电路图。尽管如图7A所示的负载开关的其他元件在图2中并未示出，但是为了强调所描述的电路，图2仅示出了驱动器208、晶体管M1和与外部电容器耦合的CT引脚。在负载开关200中，引脚CT和外部电容器C_EXT不直接连接到晶体管M1的栅极；相反，这些元件由子电路203的晶体管MN1分开，其中MN1的漏极连接到M1的栅极，且MN1的源极连接到引脚CT。晶体管MN1的栅极由电压V_Z控制，电压V_Z由电路202提供。电路202从电荷泵接收电压V_CP，且在该实施例中包括串联连接的电流源CS、齐纳二极管Z1、Z2、Z3和NMOS晶体管MN4。NMOS晶体管MN2具有通过反相器204耦合到电压V_Z的栅极，耦合到引脚CT的漏极和耦合到低(电压)轨的源极。NMOS晶体管MN3具有连接到电压V_Z的漏极，连接到低(电压)轨的源极和由SLP_LATCH控制的栅极。

当SLP_LATCH为低时，晶体管MN3断开/截止，允许电压V_Z保持为高，这导通晶体管MN1。由于晶体管MN1导通，引脚CT上的电压与V_GATE相同。如果SLP_LATCH触发至高电平，则晶体管MN3导通，将V_Z拉至接地并断开晶体管MN1。当MN1断开时，引脚CT与M1的栅极去耦合。与此同时，在MN1导通时已经断开的MN2现在将导通并使外部电容器C_EXT放电。当SLEEP信号再次变低时，引脚CT将再次连接到晶体管M1的栅极。所描述的实施例中的晶体管被说明为NMOS晶体管，但是该电路也可以用其他技术实现，例如双极结型晶体管或PMOS晶体管。在大的外部电容器C_EXT的充电不再是问题之后，使来自具有较小电容的内部栅极的残余电压放电可以由内部放电模块来处理，该内部放电模块由存储电容器(例如图9C中的电路)供电。图2A示出了芯片210，其将负载开关200和内部放电模块218结合到较初期芯片的电路系统中。

为了使电路按预期工作，应当为电压V_Z选择适当的值。V_Z应大于最大的组合(V_IN+M1的V_TH+MN1的V_TH)，以确保在最大V_IN时MN1导通。超过该最小电压，希望保持V_Z的值为低，因为电路上的较高电压通常需要部件之间的较宽的间距，导致硅面积的增加。此外，V_CT限于(V_IN+V_GV)和(V_Z-MN1的V_TH)中的较小者。这些限制中的后者是因为高于该值时MN1的钳位操作，该钳位操作是因为(V_Z-MN1的V_TH)小于(V_IN+V_GV)而发生的，并且如下文所述在一些实施例中可能是有用的。V_IN+V_GV是触发SLP_LATCH的电压，其将CT引脚与M1的栅极分开。由于该实施例中对于V_CT的限制可以小于传统电路中所必需的电压，因此这允许与该电路一起使用的低电压外部电容器和低电压静电放电(ESD)单元。

在图3和图4A-图4B中示出了所描述的电路的不同仿真实施例的两个示例。图3描绘了与图2的负载开关200相关联的信号的仿真，其中V_IN的值＝1V，外部电容器上的电容为10nF，在V_IN+2.75V时触发SLEEP，并且V_Z＝5V。如图3中的图表的底部所示，和V_Z一样，ON开关在时间0.0时导通，并且V_GATE和V_CT两者一起上升。在大约3ms时，V_OUT也开始上升，直到V_OUT达到V_IN的值并且稳定。V_GATE和V_CT继续上升直到大约26ms，此时SLP_LATCH变高，因为V_GATE变得大于V_IN+2.75V。V_CT与V_GATE断开，并在几毫秒内放电。

图4A描绘了一个仿真，其中V_IN为5.5V，V_Z为8V并且在V_IN+2.0V时触发SLEEP信号；电容保持在10nF。信号如前面的示例那样响应，直到V_CT达到7V，此时晶体管MN1被钳位(MN1的V_TH等于1V)并且V_CT停止上升。在图4A中被圈出的该时间点的信号在图4B中被放大，以使信号更清晰。如图4B所示，随着V_CT停止上升，外部电容器不再抑制/压制V_GATE的上升时间，然后V_GATE是非常快地自由上升。因为V_OUT已经稳定在5.5V，所以这不是问题。当SLP_LATCH在时间为48.2ms时变为高时，V_CT在十分之几毫秒内放电。通过设置V_Z使得(V_Z-MN1的V_TH)<(V_IN+V_{SOC_DETECT})，V_CT可以低于此负载开关的传统版本，允许选择低电压外部电容器。

图5示出了测试期间的信号ON、V_IN、V_CT和V_OUT，其在该实施例中处于V_IN等于5.0V。所有四个信号被示出为彼此叠加，使得它们的关系易于看到。在区域502中示出了在ON仍然为高时V_IN的失去。当在区域504处重新获得V_IN时，V_OUT没有凸起，并且V_CT已经放电。

图6描绘了操作负载开关的方法的流程图。方法600在600A中开始，确定(605)ON引脚是否已经变高。如果引脚不为高，则负载开关处于等待模式，但是如果ON引脚已经变高，则该方法将外部电容器耦合(610)到选择性地连接V_IN和V_OUT的晶体管的栅极。随着栅极充电，该方法确定(615)栅极是否已经达到大于V_IN的给定(即预定)电压。如果栅极未达到给定电压，则电路继续对栅极充电；否则，该方法将外部栅极电容器与晶体管的栅极去耦合(620)。该方法在600B中继续，将外部栅极电容器连接(625)到低(电压)轨。负载开关将继续在600C处正常操作，同时该方法确定(630)ON引脚是否已经变低。在引脚变为低之后，该方法例如通过使用如图2A所示的存储的电容器使晶体管的栅极放电(635)。

在示例实施例中，负载开关及其操作方法可以提供以下优点中的一个或更多个：

●当开关导通而失去V_IN时，防止损坏开关晶体管的栅极氧化物；

●当V_IN恢复时，防止V_OUT上出现不受控制的凸起；

●无需额外的引脚；

●CT引脚上的低电压；

●由于CT引脚上的低电压，减少了所需的电路板面积；和

●对外部电容器的电容没有限制。

在本说明书中，除非明确地陈述，否则对单数元件的引用并不意味着“一个且仅一个”，而是“一个或更多个”。

在权利要求的范围内，在所描述的实施例中，修改是可能的，并且其他实施例也是可能的。

Claims (11)

1.一种用于控制供电电源的开关，所述开关包括：

第一晶体管，其具有漏极、源极和栅极，所述漏极和所述源极耦合在V_IN和V_OUT之间；

电路，其耦合在所述第一晶体管的所述栅极和电容器端子之间，所述电路经配置以：

响应于使能信号而将所述电容器端子连接到所述第一晶体管的所述栅极以控制V_OUT处的电压的上升时间；

响应于所述栅极处的电压达到大于V_IN处的电压的特定电压而将所述电容器端子与所述第一晶体管的所述栅极断开连接。

2.根据权利要求1所述的开关，其中所述电路包括：

第二晶体管，其具有分别耦合到所述第一晶体管的所述栅极和所述电容器端子的漏极和源极；

电源，其耦合到所述第二晶体管的栅极；和

第三晶体管，其具有耦合到所述第二晶体管的栅极的漏极，所述第三晶体管经配置以响应于休眠信号而将所述第二晶体管的所述栅极连接到低轨。

3.根据权利要求2所述的开关，其中所述第三晶体管经配置以响应于所述休眠信号的锁存版本而将所述第二晶体管的所述栅极连接到所述低轨。

4.根据权利要求3所述的开关，还包括：

第四晶体管，所述第四晶体管具有分别连接到所述电容器端子和所述低轨的漏极和源极；和

反相器，其具有输入和输出，所述反相器的所述输入耦合到所述第二晶体管的所述栅极，并且所述反相器的所述输出耦合到所述第四晶体管的栅极。

5.根据权利要求4所述的开关，其中所述电源经配置以提供大于最高V_IN、所述第一晶体管的阈值电压和所述第二晶体管的阈值电压的组合的电压。

6.根据权利要求5所述的开关，其中所述电容器端子的最大电压是下述两者中的较低者：由所述电源提供的电压减去所述第一晶体管的阈值电压和所述休眠信号导通时的所述第一晶体管的所述栅极处的电压值。

7.根据权利要求1所述的开关，还包括：

耦合到所述第一晶体管的所述栅极的驱动器；和

耦合到所述驱动器以提供所述特定电压的电荷泵。

8.根据权利要求1所述的开关，其中所述特定电压在所述第一晶体管两端提供特定电阻。

9.一种操作根据权利要求1-8中任一项所述的开关的方法，所述方法包括：

响应于ON引脚的状态而将电容器连接到耦合在V_IN和V_OUT之间的晶体管的栅极；和

响应于所述栅极处的电压达到大于V_IN处的电压的特定电压而将所述电容器与所述栅极断开连接。

10.根据权利要求9所述的方法，还包括将所述电容器连接到低轨。

11.根据权利要求9所述的方法，其中所述状态是第一状态；并且

其中所述方法还包括响应于所述ON引脚的第二状态而使所述晶体管的所述栅极放电。

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