CN108550592B - 一种低暗计数率cmos spad光电器件 - Google Patents
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Abstract
本发明请求保护一种低暗计数率CMOS SPAD光电器件，在常规的P+/N‑well型的SPAD结构基础上加入一层P阱层，P阱层位于P+层和N阱层的中间；于此同时，采用N阱间隙作为该结构的虚拟保护环，也就是在PN结的两侧加入N阱，如摘要附图所示。入射光射入器件在中心N阱处被吸收并产生光生载流子，PN结两侧所采用的是P阱层与N阱层，此时的雪崩结为P‑well/N‑well结，由于是轻掺杂雪崩结，耗尽区宽度变宽，减少了载流子带间隧穿的概率，从而降低了暗计数率。同时采用虚拟保护环抑制PN结的边缘击穿，虚拟保护的形成原理是相邻N阱之间存在横向扩散，从而在PN结出形成了n‑的虚拟保护环。该结构从保护环以及耗尽区宽度两方面进行设计，降低器件的暗电流，从而降低其暗计数率。
Description
技术领域
本发明属于单光子探测技术领域，涉及到APD光电器件的结构设计，尤其涉及一种具有低暗计数率的新结构CMOS SPAD光电器件的设计。
背景技术
单光子雪崩二极管(Single Photon Avalanche Diode)又称为SPAD，是一种工作在盖革模式(工作电压大于击穿电压)下的雪崩光电二极管(Avalanche Photodiode)。由于SPAD工作在盖革模式下，可以对单个光子进行探测，因而该器件在量子通信技术、荧光寿命成像、三维成像技术等领域都有着巨大的应用前景。
CMOS SPAD的器件结构，可以按其保护环的类型分为两大类。一种是扩散型保护环结构，也就是在PN结边缘处采用轻掺杂的N阱或P阱，这种类型的SPAD 器件的暗计数率普遍较高，一般在几十KHz到几百KHz之间。另一种是虚拟保护环结构，这种结构的特点是PN结位于渐变的深N阱中，靠近PN结处的深N 阱掺杂浓度较低，而远离PN的深N阱掺杂浓度较高，这样在PN结边缘处形成虚拟保护环。这种结构的暗计数率要低很多，一般在几Hz到几百Hz之间。当然还有其他种类的虚拟保护环，不管采用哪种类型的保护环，都是为了避免PN 结过早的边缘击穿，以提高器件的响应度，降低暗计数率。
在由工作在盖革模式下的CMOS APD器件所构成的高灵敏度传感器中，每一个像素中的传感器是一个单光子雪崩二极管，可以同时满足异常时间分辨率和光学灵敏度的要求。最近几年，针对CMOS SPAD器件的的研究工作主要集中在采用纳米级CMOS工艺来设计实现低暗计数率的SPAD器件，以及大规模SPAD阵列及其信号处理电路研究。这两方面的努力都需要进改进CMOS SPAD器件结构及性能，尽量降低器件的暗计数率。传统的SPAD器件结构进行简单缩小比例，并不能达到暗计数率低，同时保持高填充因子和高光子探测效率。
发明内容
本发明较常规的CMOS SPAD结构，本发明结构的SPAD在暗计数率方面有显著的降低。常规的SPAD结构是由P+阳极和N阱组成的，采用的大多是扩散保护环，雪崩区位于P+阳极和N阱接触处，雪崩区下方的P型衬底是主要的光子吸收区。由于常规的SPAD的PN结两侧的掺杂浓度较高，在高反向偏压的条件下，导致PN结处产生的耗尽区宽度较窄，这样增加了载流子带间隧穿的概率，从而增加了器件的暗计数率。为了解决这一问题，本文提出一种新型的SPAD结构，可以有效地降低暗计数率。本发明的技术方案如下：
一种低暗计数率CMOS SPAD光电器件，包括PN结、雪崩区及P衬底，所述P 衬底设置于底面，P衬底上设置有PN结及雪崩区，所述雪崩区位于PN结处，其所述PN结为改进的PN结，改进的PN结是在重掺杂的P型区域与轻掺杂的N阱中间还加入了一层轻掺杂的P阱形成改进PN结；并且在改进PN结两侧加入了N 阱，所述相邻N阱通过横向扩散在PN结边缘处形成虚拟保护环；还包括中心N 阱，所述中心N阱与轻掺杂的P阱之间的区域为雪崩区，所述雪崩区的雪崩结为轻掺杂的P阱/中心N阱，
进一步的，当PN结发生雪崩击穿时，载流子进行成倍地增加，但该PN结并不是常规的单边突变结，所以该结构的耗尽区宽度会有明显地加宽，大多数载流子不易发生带间隧穿。
进一步的，所述PN结两侧加入N阱，此时中心N阱与两侧N阱之间存在一定的间距，由于N阱与间隙之间存在浓度差，所以三个N阱之间存在横向扩散，导致PN结边缘处形成了n-虚拟保护环。
进一步的，当入射光子进入器件的吸收区即中心N阱处被吸收后，产生光生载流子。此时，雪崩击穿效应发生在轻掺杂的P-well/N-well结处，这就使得耗尽区的宽度明显加宽。
进一步的，所述P阱的浓度及厚度、N阱间隙是可调的。
进一步的，所述通过工艺调节P阱的浓度、厚度、N阱间隙，得到不同的暗电流特性曲线，从而得到暗计数率特性曲线，还可以通过降低温度以及减少材料深层的陷阱数量来优化暗计数率。
进一步的，所述N阱、P阱、中心N阱采用的材料为硅。
本发明的优点及有益效果如下：
1.本发明所设计的SPAD器件为P+/P阱/中心N阱/P衬底的平面结构。P阱 /中心N阱为器件的核心区域，两侧N阱与中心N阱之间存在横向扩散，在PN 结边缘处形成n-虚拟保护环。其器件结构特征在于：在重掺杂的P型区域与轻掺杂的中心N阱中间插入一层轻掺杂的P阱，并在PN结的两侧加入N阱。此时的雪崩结为P阱/中心N阱，当PN结发生雪崩击穿时，载流子进行成倍地增加，但该PN结并不是常规的单边突变结，所以该结构的耗尽区宽度会有明显地加宽，大多数载流子不易发生带间隧穿，这样就从本质上减少了暗电流的来源，达到降低暗计数率的目的。在PN结两侧加入N阱，此时中心N阱与两侧N阱之间存在一定的间距，由于N阱与间隙之间存在浓度差，所以三个N阱之间存在横向扩散，导致PN结边缘处形成了n-虚拟保护环。这样做主要是为了避免PN结过早地边缘击穿，进一步降低暗电流，从而进一步降低了暗计数率。
2.新型的低暗计数率CMOS SPAD光电器件的设计方法，其特征在于:该结构从保护环的设计以及耗尽区宽度两方面入手来降低器件的暗计数率。在PN结边缘产生一种n-的虚拟保护环来抑制PN结过早的边缘击穿；采用轻掺杂的雪崩结来增加耗尽区的宽度，减少载流子发生带间隧穿的概率，从本质上减少器件的暗计数率。
3.P阱的浓度、厚度、N阱间隙是可调的。通过工艺调节P阱的浓度、厚度、N阱间隙，得到最优的暗电流特性曲线，从而得到暗计数率特性曲线。于此同时，还可以通过减少热载流子的数量以及材料深层的陷阱数量来优化暗计数率。
附图说明
图1是常规CMOS SAPD结构图；
图2为本发明提供优选实施例新型CMOS SAPD结构图；
图3为本发明提供优选实施例新型CMOS SAPD电场分布图；
图4为本发明提供优选实施例新型CMOS SAPD暗电流特性图；
图5为本发明提供优选实施例新型CMOS SAPD暗计数率特性图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
本发明解决上述技术问题的技术方案是：
如图1所示为常规的CMOS SPAD光电器件的结构图。由图可知，在该结构中PN结由重掺杂的P型区与轻掺杂的N阱组成，雪崩区(对应图中的11 区域)位于PN结处，雪崩区下方的N阱是主要的光吸收区(对应图中的12 区域)。PN结两侧的P阱作为保护环，避免器件过早边缘击穿。该SPAD光电器件的工作原理是入射光射入器件被光吸收区(对应图中的12区域)吸收时，器件内部产生光生载流子，光生载流子在高电场(PN结反向偏压)的作用下漂移运动到雪崩区(对应图中的11区域)，进入雪崩区后，载流子由于碰撞电离进行成倍的增加，从而在器件的输出端形成非常大的光电流。
如图2所示为新型CMOS SPAD光电器件的结构图。由图可知，该器件相对于常规的SPAD有两点变化，一是采用n-虚拟保护环，二是PN结为轻掺杂的雪崩结。当光源射入器件内部被光吸收区(对应图中的22区域)吸收时，产生光生载流子，光生载流子在电场作用下运动到雪崩区(对应图中的21 区域)参与倍增。由于设计的PN结为轻掺杂的雪崩结，所以耗尽区宽度相较于常规的SPAD有明显的加宽，所以参与倍增的载流子发生带间隧穿的可能性减少，降低了器件的暗电流。在设计的结构中还有一个n-虚拟保护环，主要的作用是抑制PN结过早边缘击穿，可以进一步的降低器件的暗电流。
对于SPAD而言，暗计数的来源主要有三点:热载流子、带间隧穿、后脉冲。载流子发生带间隧穿是主要的暗计数来源。通过前面的分析可知，常规的SPAD采用的是单边突变结，在高电场强度下产生较窄的耗尽区，在这种条件下载流子很容易发生隧穿，这样就会导致器件的暗电流增加，从而增加暗计数率。对于本发明设计的新型CMOS SPAD，如图2所示，雪崩结为 P-well/N-well的轻掺杂结，增加了耗尽区的宽度，减少了载流子带间隧穿的可能性，同时采用n-虚拟保护环，避免了器件过早边缘击穿，这样使得器件的暗电流降低，从而降低了暗计数率。
如图3所示为新型CMOS SPAD器件的电场分布图，由图可知PN结处(大约0.6μm)的电场分布均匀且一致，最大电场强度达到6.9×105V/cm，而且 PN结边缘电场明显地低于中心电场，这是由于PN结边缘处存在n-虚拟保护环。图4为新型CMOS SPAD器件的暗电流特性图，由图可知暗电流的最小值约为10-19A，在未达到雪崩击穿时，暗电流的平均值约为10- 13A，随着偏置电压的增加暗电流的值逐渐趋于饱和，且饱和电流达到毫安级别。从整体的暗电流特性曲线可知，击穿电压大约为13V。图5为新型CMOS SPAD器件的暗计数率特性图，暗计数率是衡量一个器件噪声特性好坏的参数，暗计数率越低其噪声性能越好。由图可知，在过偏压1V时，暗计数率达到0.82KHz。相比常规的SPAD暗计数率得到了明显的降低。因此本发明所设计的结构主要减少了在高电场强度下载流子发生带间隧穿的概率，从而降低了器件的暗计数率。
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。
Claims (7)
1.一种低暗计数率CMOS SPAD光电器件，包括PN结、雪崩区及P衬底，所述P衬底设置于底面，P衬底上设置有PN结及雪崩区，所述雪崩区位于PN结处，其特征在于，还包括中心N阱，所述PN结为改进的PN结，改进的PN结是在重掺杂的P型区域与轻掺杂的中心N阱中间还加入了一层轻掺杂的P阱形成改进PN结；并且在改进PN结两侧加入了N阱，相邻N阱通过横向扩散在PN结边缘处形成虚拟保护环；所述中心N阱与轻掺杂的P阱之间的区域为雪崩区，所述雪崩区的雪崩结为轻掺杂的P阱/中心N阱。
2.根据权利要求1所述的一种低暗计数率CMOS SPAD光电器件，其特征在于，当PN结发生雪崩击穿时，载流子进行成倍地增加，但该PN结并不是单边突变结，所以该结构的耗尽区宽度会有加宽，大多数载流子不易发生带间隧穿。
3.根据权利要求1所述的一种低暗计数率CMOS SPAD光电器件，其特征在于，所述PN结两侧加入N阱，此时中心N阱与两侧N阱之间存在一定的间距，由于N阱与间隙之间存在浓度差，所以三个N阱之间存在横向扩散，导致PN结边缘处形成了n-虚拟保护环。
4.根据权利要求1所述的一种低暗计数率CMOS SPAD光电器件，其特征在于，当入射光子进入器件的吸收区即中心N阱处被吸收后，产生光生载流子，此时，雪崩击穿效应发生在轻掺杂的P阱/中心N阱结处，这就使得耗尽区的宽度加宽。
5.根据权利要求1所述的一种低暗计数率CMOS SPAD光电器件，其特征在于， P阱的浓度及厚度、N阱间隙的宽度是可调的。
6.根据权利要求5所述的一种低暗计数率CMOS SPAD光电器件，其特征在于，通过工艺调节P阱的浓度、厚度、N阱间隙的宽度，得到不同的暗电流特性曲线，从而得到暗计数率特性曲线。
7.根据权利要求1-6之一所述的一种低暗计数率CMOS SPAD光电器件，其特征在于，所述N阱、P阱、中心N阱采用的材料为硅。
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