CN108538257A - 栅极驱动单元及其驱动方法、栅极驱动电路和显示基板 - Google Patents

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Abstract

本发明公开了一种栅极驱动单元及其驱动方法、栅极驱动电路和显示基板，包括：移位寄存器和第一输出电路，第一输出电路包括：第一控制子电路、第二控制子电路和输出子电路；其中第一控制子电路用于响应上拉节点的电压、下拉节点的电压、第二节点的电压的控制，在移位寄存器的输出阶段内的预设时间段时控制第一节点处的电压处于有效电平状态；第二控制子电路用于响应下拉节点的电压、驱动信号输出端提供的电压的控制，在第一子时间段和第三子时间段时控制第二节点处的电压处于非有效电平状态，以及在第二子时间段时控制第二节点处的电压处于有效电平状态；输出控制子电路用于响应第一节点的电压和第二节点的电压的控制，进行相应输出。

Description

栅极驱动单元及其驱动方法、栅极驱动电路和显示基板
技术领域
本发明涉及显示技术领域，特别涉及一种栅极驱动单元及其驱动方法、栅极驱动电路和显示基板。
背景技术
在对有机发光二极管(Organic Light-Emitting Diode,简称OLED)显示面板中的OLED进行驱动的过程中，由于各驱动晶体管或OLED的性能差异(工艺导致的差异、老化导致的差异)，则会导致显示亮度不均一，因此需要对驱动晶体管或OLED的性能进行补偿。
其中，外部补偿为一种常见的补偿方式。外部补偿具体是指，通过感应电路将驱动晶体管或OLED处的电流抽取出来，在读出电信号后，借助外部的集成电路芯片实施较复杂的算法，对驱动晶体管的阈值电压和迁移率的非均匀性以及OLED老化等实施补偿。
在感测驱动晶体管或OLED的属性的过程中(即，感测阶段)，需要为像素单元中的感测晶体管的控制极提供一个双脉冲信号。然而，由于现有的栅极驱动电路(Gate Driveron Array，简称GOA)中的各级移位寄存器只能输出单脉冲信号，而无法输出双脉冲信号，因此现有的GOA电路无法对满足感测晶体管在感测阶段的驱动需求；此时，只能采用栅极驱动芯片(IC)来对感测晶体管进行驱动，但由于栅极驱动芯片尺寸较大，因而不利于窄边框设计。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种栅极驱动单元及其驱动方法、栅极驱动电路和显示基板。
为实现上述目的，本发明提供了一种栅极驱动单元，包括：移位寄存器和第一输出电路，所述第一输出电路包括：第一控制子电路、第二控制子电路和输出子电路；所述第一控制子电路和所述输出子电路连接于第一节点，所述第一控制子电路、所述第二控制子电路和所述输出子电路连接于第二节点；
所述第一控制子电路与所述移位寄存器的上拉节点、所述移位寄存器的下拉节点、所述第二节点连接，用于响应所述上拉节点的电压、所述下拉节点的电压、所述第二节点的电压的控制，在所述移位寄存器的输出阶段内的预设时间段时控制所述第一节点处的电压处于有效电平状态；其中，所述预设时间段包括：连续设置的第一子时间段、第二子时间段和第三子时间段；
所述第二控制子电路与所述下拉节点、所述移位寄存器的驱动信号输出端连接，用于响应所述下拉节点的电压、所述驱动信号输出端提供的电压的控制，在所述第一子时间段和所述第三子时间段时控制所述第二节点处的电压处于非有效电平状态，以及在所述第二子时间段时控制所述第二节点处的电压处于有效电平状态；
所述输出控制子电路与所述第一节点、所述第二节点、第一信号输出端连接，用于响应所述第一节点的电压和所述第二节点的电压的控制，在所述第一节点的电压处于有效电平状态且所述第二节点的电压处于非有效电平状态时，通过所述第一信号输出端输出处于有效电平状态的电压，以及在所述第二节点的电压处于有效电平状态时通过所述第一信号输出端输出处于非有效电平状态的电压。
可选地，所述第一控制子电路还与第一时钟信号线、第一工作电源端连接；
所述第一控制子电路具体用于响应所述上拉节点的电压的控制，在所述移位寄存器的预充阶段和所述输出阶段时将所述第一时钟信号线提供的第一时钟信号写入至所述第一节点，所述第一时钟信号在所述预设时间段处于有效电平状态；以及用于响应所述下拉节点的电压的控制，在所述移位寄存器的复位阶段时将所述第一工作电源端提供的第一工作电压写入至所述第一节点；以及用于响应所述第二节点的电压的控制，在所述第二节点的电压处于有效电平状态时，将所述第一工作电压写入至所述第一节点；
所述第一工作电压为处于非有效电平状态的电压。
可选地，所述第一控制子电路包括：第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的控制极与所述上拉节点连接，所述第一晶体管的第一极与所述第一时钟信号线连接，所述第二晶体管的第二极与所述第一节点连接；
所述第二晶体管的控制极与所述下拉节点连接，所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的第二极与所述第一工作电源端连接；
所述第三晶体管的控制极与所述第二节点连接，所述第三晶体管的第一极与所述第一节点连接，所述第三晶体管的第二极与所述第一工作电源端连接。
可选地，所述第二控制子电路还与第二时钟信号线、第二工作电源端连接；
所述第二控制子电路具体用于响应所述下拉节点的控制，在所述移位寄存器的复位阶段时将所述第二工作电源端提供的第二工作电压写入至所述第二节点；以及用于响应所述驱动信号输出端所提供的电压的控制，在所述移位寄存器的输出阶段时将所述第二时钟信号线提供的第二时钟信号输出至所述第二节点，所述第二时钟信号在所述第一子时间段和所述第三子时间段时处于非有效电平状态，所述第二时钟信号在所述第二子时间段时处于有效电平状态；
所述第二工作电压为处于有效电平状态的电压。
可选地，所述第二控制子电路包括：第四晶体管和第五晶体管；
所述第四晶体管的控制极与所述下拉节点连接，所述第四晶体管的第一极与所述第二工作电源端连接，所述第四晶体管的第二极与所述第二节点连接；
所述第五晶体管的控制极与所述驱动信号输出端连接，所述第五晶体管的第一极与所述第二节点连接，所述第五晶体管的第二极与所述第二时钟信号线连接。
可选地，所述输出子电路还与有效电压提供端和第一工作电源端连接；
所述输出子电路具体用于响应所述第一节点的控制，在所述第一子时间段和所述第三子时间段时将所述有效电压提供端提供的处于有效电平状态的电压写入至所述第一信号输出端；以及用于响应所述第二节点的控制，在所述第二子时间段时将所述第一工作电源端提供的第一工作电压写入至所述第一信号输出端；
其中，所述第一工作电压为处于非有效电平状态的电压。
可选地，所述输出子电路包括：第六晶体管、第七晶体管和第八晶体管；
所述第六晶体管的控制极与预设的控制信号输入端连接，所述第六晶体管的第一极与所述第七晶体管的第一极连接，所述第六晶体管的第二极与所述第七晶体管的控制极连接；
所述第七晶体管的控制极与所述第一节点连接，所述第七晶体管的第一极与所述有效电压提供端连接，所述第七晶体管的第二极与所述第一信号输出端连接；
所述第八晶体管的控制极与所述第二节点连接，所述第八晶体管的第一极与所述第一信号输出端连接，所述第八晶体管的第二极与所述第一工作电源端连接；
所述第一工作电压为处于非有效电平状态的电压，所述控制信号输入端所提供的控制信号在所述预设时间段处于有效电平状态。
可选地，所述输出子电路还包括：电容；
所述电容的第一端与第一节点连接，所述电容的第二端与所述第一信号输出端连接。
可选地，所述控制信号输入端与所述有效电压提供端为同一端；
所述有效电压提供端为第二工作电源端，所述第二工作电源端提供处于有效电平状态的第二工作电压；或者，所述有效电压提供端为第三时钟信号线，所述第三时钟信号线所提供的第三时钟信号在所述预设时间段处于有效电平状态。
可选地，还包括：第二输出电路；
所述第二输出电路与所述上拉节点、所述下拉节点和所述第二信号输出端连接，用于响应所述上拉节点的电压、所述下拉节点的电压的控制，在所述预设时间段时，通过所述第二信号输出端输出处于有效电平状态的电压。
可选地，所述第二输出电路还与第一时钟信号线、第一工作电源端连接；
所述第二输出电路具体用于响应所述上拉节点的电压的控制，在所述移位寄存器的预充阶段和所述输出阶段时将所述第一时钟信号线提供的第一时钟信号写入至所述第二信号输出端，所述第一时钟信号在所述预设时间段处于有效电平状态；以及用于响应所述下拉节点的电压的控制，在所述移位寄存器的复位阶段时将所述第一工作电源端提供的第一工作电压写入至所述第二信号输出端；
所述第一工作电压为处于非有效电平状态的电压。
可选地，所述第二输出电路包括：第九晶体管和第十晶体管；
所述第九晶体管的控制极与所述上拉节点连接，所述第九晶体管的第一极与所述第一时钟信号线连接，所述第九晶体管的第二极与所述第二信号输出端连接；
所述第十晶体管的控制极与所述下拉节点连接，所述第十晶体管的第一极与所述第二信号输出端连接，所述第十晶体管的第二极与所述第一工作电源端连接。
可选地，所述栅极驱动单元中的各晶体管均为N型晶体管；
或，所述栅极驱动单元中的各晶体管均为P型晶体管。
为实现上述目的，本发明还提供了一种栅极驱动电路，包括：级联的若干个栅极驱动单元，其中所述栅极驱动单元采用上述的栅极驱动单元；
除第一级栅极驱动单元外，其他各栅极驱动单元内移位寄存器的驱动信号输出端与上一级栅极驱动单元内移位寄存器的复位信号输入端连接；
除最后一级栅极驱动单元外，其他各栅极驱动单元内移位寄存器的驱动信号输出端与下一级栅极驱动单元内移位寄存器的预充信号输入端连接。
为实现上述目的，本发明还提供了一种显示基板，包括：如上述的栅极驱动电路。
为实现上述目的，本发明还提供了一种栅极驱动方法，所述栅极驱动方法基于栅极驱动单元，所述栅极驱动单元采用上述的栅极驱动单元，所述栅极驱动方法包括：
在所述第一子时间段，所述第一控制子电路控制所述第一节点处的电压处于有效电平状态，所述第二控制子电路控制所述第二节点处的电压处于非有效电平状态，所述输出控制子电路通过所述第一信号输出端输出处于有效电平状态的电压；
在所述第二子时间段，所述第一控制子电路控制所述第一节点处的电压处于有效电平状态，所述第二控制子电路控制所述第二节点处的电压处于有效电平状态，所述输出控制子电路通过所述第一信号输出端输出处于非有效电平状态的电压；
在所述第三子时间段，所述第一控制子电路控制所述第一节点处的电压处于有效电平状态，所述第二控制子电路控制所述第二节点处的电压处于非有效电平状态，所述输出控制子电路通过所述第一信号输出端输出处于有效电平状态的电压。
附图说明
图1为具有外部补偿功能的像素单元的电路结构示意图；
图2为图1所示的像素电路的工作时序图；
图3a为本发明中的移位寄存器的电路结构示意图；
图3b为本发明中的移位寄存器的工作时序图；
图4a为本发明中的移位寄存器的一种具体电路结构示意图；
图4b为本发明中的移位寄存器的又一种具体电路结构示意图；
图5为本发明实施例一提供的一种栅极驱动单元的电路结构示意图；
图6为本发明实施例二提供的一种栅极驱动单元的电路结构示意图；
图7为图6所示栅极驱动单元的工作时序图；
图8为本发明实施例三提供的一种栅极驱动单元的电路结构示意图；
图9为本发明实施例四提供的一种栅极驱动电路的电路结构示意图；
图10为本发明实施例六提供的一种栅极驱动方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种栅极驱动单元及其驱动方法、栅极驱动电路和显示基板进行详细描述。
在本发明中，“有效电平”是指能控制相应晶体管导通的电压状态，“非有效电平”是指能控制相应晶体管截止的电压状态。具体地，当晶体管为N型晶体管时，有效电平为高电平，非有效电平为低电平。当晶体管为P型晶体管时，有效电平为低电平，非有效电平为高电平。在下面描述中，以各晶体管为N型晶体管为例进行示例性描述。
图1为具有外部补偿功能的像素单元的电路结构示意图，图2为图1所示的像素电路的工作时序图，如图1和图2所示，该像素电路的工作过程包括：显示驱动阶段和稳定显示阶段，在稳定显示阶段内截取一定时间(感测阶段)用作感测驱动晶体管DTFT或OLED的属性。
感测阶段具体包括：重置阶段s1、累积阶段s2、信号读取阶段s3和重置阶段s4。在重置阶段s1时，信号读取线sence通过感测晶体管STFT向点P写入重置信号，数据线Data通过开关晶体管TFT向驱动晶体管的控制极写入测试电压Vsence；在累积阶段s2时，感测晶体管STFT截止，驱动晶体管DTFT输出电流向点P进行充电，点P的电压上升，直至点P的电压为Vsence-Vth时驱动晶体管截止，其中Vth为驱动晶体管的阈值电压；信号读取阶段s3时，感测晶体管STFT再次导通，信号读取线sence测得点P的电压为Vsence-Vth，在Vsence已知的情况下，即可得到驱动晶体管DTFT的阈值电压Vth；在重置阶段s4时，信号读取线sence再次通过感测晶体管STFT向点P写入重置信号。
通过上述内容可见，对于开关晶体管TFT而言，其须在整个感测阶段均处于开启状态，即开关晶体管TFT的控制极所连接的第一栅线G1内的信号需在整个感测阶段处于有效电平状态；而对于感测晶体管STFT而言，其需在重置阶段s1、信号读取阶段s3和重置阶段s4导通，在累积阶段s2截止，即感测晶体管STFT的控制极所连接的第二栅线G2内的信号需在重置阶段s1、信号读取阶段s3和重置阶段s4处于有效电平状态，而在累积阶段s2处于非有效电平状态。由此可见，在整个感测阶段中需要为第二栅线G2(感测晶体管STFT的控制极)提供一个双脉冲信号，第一个脉冲对应重置阶段s1，第二个脉冲对应信号读取阶段s3和重置阶段s4。
现有的GOA电路，因各级移位寄存器仅能输出单脉冲信号，无法满足第二栅线G2在感测阶段的驱动需求；而采用栅极驱动IC进行驱动，虽能满足第二栅线G2在感测阶段的驱动需求，但由于栅极驱动IC尺寸较大，不利于显示基板的窄边框设计。
为解决上述技术问题，本发明提供了一种栅极驱动单元及其驱动方法、栅极驱动电路和显示基板。
本发明的技术方案基于移位寄存器，将移位寄存器内的上拉节点处的信号、下拉节点处的信号、驱动信号输出端输出的信号作为控制信号，以使得栅极驱动单元可输出双脉冲驱动信号，从而能够在感测阶段时对像素电路中的第二栅线进行驱动；具体实现原理和过程，可参见下方内容。
图3a为本发明中的移位寄存器的电路结构示意图，图3b为本发明中的移位寄存器的工作时序图，如图3a和图3b所示，GOA电路一般包括多级级联的移位寄存器，每一级移位寄存器均包括一个预充复位电路、上拉电路、下拉控制电路和下拉电路，其中预充复位电路和上拉电路连接于上拉节点PU，下拉控制电路和下拉电路连接于下拉节点PD。
移位寄存器的工作过程包括三个阶段：预充阶段、输出阶段和复位阶段。
其中，在预充阶段时，预充复位电路响应于预充信号输入端INPUT所提供的写入信号的控制，对上拉节点PU进行预充电处理，以为后续输出阶段做准备。
在输出阶段时，上拉电路响应上拉节点PU的电压的控制，向驱动信号输出端Cout输出处于有效电平状态的电压，即输出一个单脉冲。
在复位阶段时，预充复位电路响应复位信号输入端RESET所提供的复位信号的控制，对上拉节点PU的进行复位处理，以使得上拉电路停止工作；与此同时，下拉控制电路控制下拉节点PD的电压处于有效电平状态，下拉电路响应下拉节点PD的电压的控制，向驱动信号输出端Cout输出非有效电平电压，从而达到复位的目的。
此外，在复位阶段结束后，移位寄存器处于等待阶段(直至下一周期的预充阶段到来)，在等待阶段中上拉节点PU的电压维持非有效电平状态，下拉节点PD的电压维持有效电平状态，驱动信号输出端Cout输出非有效电平电压。
图4a为本发明中的移位寄存器的一种具体电路结构示意图，图4b为本发明中的移位寄存器的又一种具体电路结构示意图，如图4a和图4b所示，图4a所示的移位寄存器为具有8T1C(8个晶体管M1～M8和1个电容C1，其中预充复位电路对应晶体管M1～M3，上拉电路对应晶体管M7和电容C1，下拉控制电路对应晶体管M4～M6，下拉电路对应晶体管M8)的电路结构，图3b所示的移位寄存器为具有9T1C(9个晶体管M1～M9和1个电容C1，其中预充复位电路对应晶体管M1～M3，上拉电路对应晶体管M7和电容C1，下拉控制电路对应晶体管M4～M6、M9，下拉电路对应晶体管M8)的电路结构，具体电路结构可参见附图所示。对于图4a和图4b所示移位寄存器的工作过程，此处不再进行详细描述。
需要说明的是，图4a和图4b所示移位寄存器的具体电路结构仅起到示例性作用，其不会对本发明的技术方案产生限制，本领域技术人员应该知晓的是，但凡是采用上述工作过程(预充阶段、输出阶段和复位阶段)的移位寄存器均属于本发明的保护范围，此处不再一一举例说明。
图5为本发明实施例一提供的一种栅极驱动单元的电路结构示意图，如图5所示，该栅极驱动单元包括：移位寄存器SR和第一输出电路，第一输出电路包括：第一控制子电路1、第二控制子电路2和输出子电路3；第一控制子电路1和输出子电路3连接于第一节点Q1，第一控制子电路1、第二控制子电路2和输出子电路3连接于第二节点Q2。
第一控制子电路1与移位寄存器SR的上拉节点PU、移位寄存器SR的下拉节点PD、第二节点Q2连接，用于响应上拉节点PU的电压、下拉节点PD的电压、第二节点Q2的电压的控制，在移位寄存器SR的输出阶段内的预设时间段时控制第一节点Q1处的电压处于有效电平状态；其中，预设时间段包括：连续设置的第一子时间段、第二子时间段和第三子时间段。需要说明的是，预设时间段对应于感测阶段，第一子时间段对应于图2中的重置阶段s1，第二子时间段对应于图2中的累积阶段s2，第三子时间段对应于图2中的信号读取阶段s3和重置阶段s4。具体时长可根据实际需要进行设定和调整。
第二控制子电路2与下拉节点PD、移位寄存器SR的驱动信号输出端Cout连接，用于响应下拉节点PD的电压、驱动信号输出端Cout提供的电压的控制，在第一子时间段和第三子时间段时控制第二节点Q2处的电压处于非有效电平状态，以及在第二子时间段时控制第二节点Q2处的电压处于有效电平状态。
输出控制子电路与第一节点Q1、第二节点Q2、第一信号输出端Gout1连接，用于响应第一节点Q1的电压和第二节点Q2的电压的控制，在第一节点Q1的电压处于有效电平状态且第二节点Q2的电压处于非有效电平状态时，通过第一信号输出端Gout1输出处于有效电平状态的电压，以及在第二节点Q2的电压处于有效电平状态时通过第一信号输出端Gout1输出处于非有效电平状态的电压。
本发明的栅极驱动单元在预设时间段的工作过程包括三个子时间段。其中，在第一子时间段时，第一节点Q1处于有效电平状态，第二节点Q2处于非有效电平状态，输出控制子电路输出处于有效电平状态的电压，即输出第一个脉冲；在第二子时间段时，第一节点Q1处于有效电平状态，第二节点Q2处于有效电平状态，输出控制子电路输出处于非有效电平状态的电压；在第三子时间段时，第一节点Q1处于有效电平状态，第二节点Q2处于非有效电平状态，输出控制子电路输出处于有效电平状态的电压，即输出第二个脉冲；由此可见，本发明提供的栅极驱动单元基于GOA电路，可输出一个双脉冲信号，从而能够在感测阶段时对像素电路中的第二栅线进行驱动，有利于窄边框的实现。
图6为本发明实施例二提供的一种栅极驱动单元的电路结构示意图，如图6所示，图6所示栅极驱动单元为图5所示栅极驱动单元的一种可选具体化方案。
可选地，第一控制子电路1还与第一时钟信号线CLK1、第一工作电源端连接；第一控制子电路1具体用于响应上拉节点PU的电压的控制，在移位寄存器SR的预充阶段和输出阶段时将第一时钟信号线CLK1提供的第一时钟信号写入至第一节点Q1，第一时钟信号在预设时间段处于有效电平状态；以及用于响应下拉节点PD的电压的控制，在移位寄存器SR的复位阶段时将第一工作电源端提供的第一工作电压写入至第一节点Q1；以及用于响应第二节点Q2的电压的控制，在第二节点Q2的电压处于有效电平状态时，将第一工作电压写入至第一节点Q1；第一工作电压为处于非有效电平状态的电压。
进一步可选地，第一控制子电路1包括：第一晶体管T1、第二晶体管T2和第三晶体管T3；第一晶体管T1的控制极与上拉节点PU连接，第一晶体管T1的第一极与第一时钟信号线CLK1连接，第二晶体管T2的第二极与第一节点Q1连接；第二晶体管T2的控制极与下拉节点PD连接，第二晶体管T2的第一极与第一节点Q1连接，第二晶体管T2的第二极与第一工作电源端连接；第三晶体管T3的控制极与第二节点Q2连接，第三晶体管T3的第一极与第一节点Q1连接，第三晶体管T3的第二极与第一工作电源端连接。
可选地，第二控制子电路2还与第二时钟信号线CLK2、第二工作电源端连接；第二控制子电路2具体用于响应下拉节点PD的控制，在移位寄存器SR的复位阶段时将第二工作电源端提供的第二工作电压写入至第二节点Q2；以及用于响应驱动信号输出端Cout所提供的电压的控制，在移位寄存器SR的输出阶段时将第二时钟信号线CLK2提供的第二时钟信号输出至第二节点Q2，第二时钟信号在第一子时间段和第三子时间段时处于非有效电平状态，第二时钟信号在第二子时间段时处于有效电平状态；第二工作电压为处于有效电平状态的电压。
进一步可选地，第二控制子电路2包括：第四晶体管T4和第五晶体管T5；
第四晶体管T4的控制极与下拉节点PD连接，第四晶体管T4的第一极与第二工作电源端连接，第四晶体管T4的第二极与第二节点Q2连接；
第五晶体管T5的控制极与驱动信号输出端Cout连接，第五晶体管T5的第一极与第二节点Q2连接，第五晶体管T5的第二极与第二时钟信号线CLK2连接。
可选地，输出子电路3还与有效电压提供端和第一工作电源端连接；输出子电路3具体用于响应第一节点Q1的控制，在第一子时间段和第三子时间段时将有效电压提供端提供的处于有效电平状态的电压写入至第一信号输出端Gout1；以及用于响应第二节点Q2的控制，在第二子时间段时将第一工作电源端提供的第一工作电压写入至第一信号输出端Gout1。
进一步可选地，输出子电路3包括：第六晶体管T6、第七晶体管T7和第八晶体管T8；第六晶体管T6的控制极与预设的控制信号输入端连接，第六晶体管T6的第一极与第七晶体管T7的第一极连接，第六晶体管T6的第二极与第七晶体管T7的控制极连接；第七晶体管T7的控制极与第一节点Q1连接，第七晶体管T7的第一极与有效电压提供端连接，第七晶体管T7的第二极与第一信号输出端Gout1连接；第八晶体管T8的控制极与第二节点Q2连接，第八晶体管T8的第一极与第一信号输出端Gout1连接，第八晶体管T8的第二极与第一工作电源端连接；第一工作电压为处于非有效电平状态的电压，控制信号输入端所提供的控制信号在预设时间段处于有效电平状态。
进一步可选地，输出子电路3还包括：电容C；电容C的第一端与第一节点Q1连接，电容C的第二端与第一信号输出端Gout1连接。在本发明中，电容C可保证第一信号输出端Gout1的稳定输出。
更进一步可选地，控制信号输入端为第一时钟信号线CLK1，有效电压提供端为第二工作电源端。下面将结合附图来对图6所示栅极驱动单元的工作过程进行描述。其中，假定各晶体管为N型晶体管，第一工作电源端提供低电平工作电压VGL，第二工作电源端提供高电平工作电压VGH。
图7为图6所示栅极驱动单元的工作时序图，如图7所示，该栅极驱动单元的工作过程对应于移位寄存器SR的工作过程，大致可分为三个阶段：
在移位寄存器SR的预充阶段，上拉节点PU处的电压处于高电平状态，驱动信号输出端Cout处的电压处于低电平状态，下拉节点PD处的电压处于低电平状态，第一时钟信号线CLK1提供的第一时钟信号处于低电平状态，第二时钟信号线CLK2提供的第二时钟信号在部分时间段处于低电平状态，在部分时间段处于高电平状态。
此时，由于上拉节点PU处的电压处于高电平状态，则第一晶体管T1导通，第一时钟信号通过第一晶体管T1写入至第一节点Q1，由于第一时钟信号处于低电平状态，因此第一节点Q1处的电压为低电平状态，第七晶体管T7截止；与此同时，受控于处于低电平状态的第一时钟信号，第六晶体管T6也处于截止状态。
由于下拉节点PD处的电压处于低电平状态，则第二晶体管T2和第四晶体管T4均截止；与此同时，由于驱动信号输出端Cout处的电压处于低电平状态，则第五晶体管T5截止。第二节点Q2处于浮接(Floating)状态，第二节点Q2维持前一周期结束时的高电平状态，此时第三晶体管T3和第八晶体管T8均导通，低电平工作电压VGL通过第三晶体管T3写入至第一节点Q1，从而维持第一节点Q1的电压为低电平，低电平工作电压VGL通过第八晶体管T8写入至第一信号输出端Gout1，第一信号输出端Gout1输出低电平电压。
在移位寄存器SR的输出阶段，上拉节点PU处的电压处于高电平状态，驱动信号输出端Cout处的电压处于高电平状态，下拉节点PD处的电压处于低电平状态。
输出阶段至少包括预设时间段t0(对应于外部补偿时的感测阶段)。预设时间段t0包括：连续设置的第一子时间段t1、第二子时间段t2和第三子时间段t3。
在第一子时间段t1内，第一时钟信号处于高电平状态，第二时钟信号处于低电平状态。此时，由于上拉节点PU维持高电平状态，则第一晶体管T1持续导通，第一时钟信号持续写入第一节点Q1，由于第一时钟信号处于高电平状态，则第一节点Q1处的电压为高电平状态，此时第六晶体管T6和第七晶体管T7均导通，第七晶体管T7构成一个二极管。
由于下拉节点PD处的电压处于低电平状态，则第二晶体管T2和第四晶体管T4均维持截止状态。与此同时，由于驱动信号输出端Cout处的电压处于高电平状态，则第五晶体管T5导通，此时第二时钟信号可通过第五晶体管T5写入至第二节点Q2。又由于第二时钟信号处于低电平状态，则第二节点Q2处的电压处于低电平状态，此时第三晶体管T3和第八晶体管T8均截止。
在第八晶体管T8截止的情况下，高电平工作电压VGH通过第七晶体管T7写入至第一信号输出端Gout1，第一信号输出端Gout1输出高电平电压。
在第二子时间段t2内，第一时钟信号处于高电平状态，第二时钟信号处于高电平状态。由于第五晶体管T5持续导通，处于高电平状态的第二时钟信号通过第五晶体管T5写入至第二节点Q2，第二节点Q2处的电压处于高电平状态，此时第三晶体管T3和第八晶体管T8均导通。
由于第八晶体管T8导通，则低电平工作电压VGL通过第八晶体管T8写入至第一信号输出端Gout1，第一信号输出端Gout1输出低电平电压。
需要说明的是，在第二子时间段中，由于第一晶体管T1、第六晶体管T6和第三晶体管T3均处于导通状态，因此第一时钟信号(通过第一晶体管T1)、高电平工作电压VGH(通过第六晶体管T6)和低电平工作电压VGL(通过第三晶体管T3)同时对第一节点Q1进行充电，第一节点Q1处的电压大小与第一晶体管T1、第六晶体管T6和第三晶体管T3的沟道宽长比相关。然而，在第二节点Q2处的电压为高电平的情况下，无论第一节点Q1处的电压处于高电平状态还是处于低电平状态，第一信号输出端Gout1始终输出低电平电压。具体地，当第一节点Q1处的电压处于高电平状态时，由于第六晶体管T6导通，则第七晶体管T7构成一个二极管，在第八晶体管T8导通的情况下，第七晶体管T7作为一个大电阻，第一信号输出端Gout1输出低电平电压；当第一节点Q1处的电压处于低电平状态时，第七晶体管T7截止，仅低电平工作电压VGL通过第八晶体管T8对第一信号输出端Gout1进行充电，第一信号输出端Gout1输出低电平电压。附图中仅示例性给出了在第二子时间段时第一节点Q1处的电压为高电平状态的示意图。
在第三子时间段t3内，第一时钟信号处于高电平状态，第二时钟信号处于低电平状态。
此时，由于上拉节点PU维持高电平状态，则第一晶体管T1持续导通，第一时钟信号持续写入第一节点Q1，第一节点Q1处的电压为高电平状态，此时第六晶体管T6和第七晶体管T7均导通，第七晶体管T7构成一个二极管。
又由于下拉节点PD处的电压处于低电平状态，则第二晶体管T2和第四晶体管T4均维持截止状态。与此同时，由于驱动信号输出端Cout处的电压处于高电平状态，则第五晶体管T5导通，此时第二时钟信号可通过第五晶体管T5写入至第二节点Q2。又由于第二时钟信号处于低电平状态，则第二节点Q2处的电压处于低电平状态，此时第三晶体管T3和第八晶体管T8均截止。
在第八晶体管T8截止的情况下，高电平工作电压VGH通过第七晶体管T7写入至第一信号输出端Gout1，第一信号输出端Gout1输出高电平电压。
由此可见，本发明提供的栅极驱动单元的第一信号输出端Gout1可在预设时间段t0输出一个双脉冲信号，从而能够在感测阶段时对像素电路中的第二栅线进行驱动。由于本发明的技术方案是基于GOA电路，因而有利于窄边框的实现。
需要说明的是，在实际应用中预设时间段t0的时长可小于移位寄存器SR的输出阶段的时长(预设时间段t0的开始时刻后于输出阶段的开始时刻，但预设时间段t0的结束时刻与输出阶段的结束时刻相同)，此时在输出阶段内除预设时间段t0之外的其他时间(处于输出阶段内且位于预设时间段t0之前)，由于第一时钟信号处于低电平状态，则第一节点Q1处于低电平状态，第七晶体管T7截止；此时，虽然第五晶体管T5导通，但是由于第二时钟信号处于低电平状态，因此第八晶体管T8也截止，第一信号输出端Gout1处于floating，第一信号输出端Gout1处的电压维持预充阶段结束时的电压，即低电平电压。
在移位寄存器SR的复位阶段，上拉节点PU处的电压处于低电平状态，驱动信号输出端Cout处的电压处于低电平状态，下拉节点PD处的电压处于高电平状态。第一时钟信号线CLK1提供的第一时钟信号处于低电平状态，第二时钟信号线CLK2提供的第二时钟信号在部分时间段处于低电平状态，在部分时间段处于高电平状态。
由于上拉节点PU处的电压处于低电平状态，则第一晶体管T1截止；由于下拉节点PD处的电压处于高电平状态，则第二晶体管T2和第四晶体管T4导通，低电平工作电压VGL通过第二晶体管T2写入至第一节点Q1，第一节点Q1处的电压为低电平，第七晶体管T7截止，高电平工作电压VGH通过第四晶体管T4写入至第二节点Q2，第二节点Q2处的电压处于高电平状态，第三晶体管T3和第八晶体管T8均导通，低电平工作电压VGL通过第三晶体管T3写入至第一节点Q1，从而维持第一节点Q1的电压为低电平状态，低电平工作电压VGL通过第八晶体管T8写入至第一信号输出端Gout1，第一信号输出端Gout1输出低电平电压。
需要说明的是，在移位寄存器SR的复位阶段结束至下一周期开始的等待阶段，由于上拉节点PU处的电压维持低电平状态，驱动信号输出端Cout处的电压维持低电平状态，下拉节点PD处的电压维持高电平状态，因此该栅极驱动单元在等待阶段的工作过程与在复位阶段的过程相同，该栅极驱动单元的第一信号输出端Gout1在等待阶段持续输出低电平电压。
需要说明的是，在本发明中，在本实施例中控制信号输入端也可以为第二工作电源端，此时控制信号输入端与有效电压提供端为同一端。
基于上述实施例一和实施例二的内容，优选地，栅极驱动单元还包括：第二输出电路4(在图5中未示出)；第二输出电路4与上拉节点PU、下拉节点PD和第二信号输出端Gout2连接，用于响应上拉节点PU的电压、下拉节点PD的电压的控制，在预设时间段t0时，通过第二信号输出端Gout2输出处于有效电平状态的电压。
在本发明中，通过设置第二输出电路4，该第二输出电路4能够在预设时间段t0内输出单脉冲信号，从而能够在感测阶段时对像素电路中的第一栅线(图1中开关晶体管TFT的控制极所连接的栅线)进行驱动。即本发明提供的栅极驱动单元不仅能够为像素电路中的感测晶体管在感测阶段时提供给驱动信号，还能同时为像素电路中的开关晶体管在感测阶段时提供驱动信号，从而能有效减少显示基板中所需要的栅极驱动电路的数量，更有利于窄边框的实现。
可选地，第二输出电路4还与第一时钟信号线CLK1、第一工作电源端连接；第二输出电路4具体用于响应上拉节点PU的电压的控制，在移位寄存器SR的预充阶段和输出阶段时将第一时钟信号线CLK1提供的第一时钟信号写入至第二信号输出端Gout2，第一时钟信号在预设时间段t0处于有效电平状态；以及用于响应下拉节点PD的电压的控制，在移位寄存器SR的复位阶段时将第一工作电源端提供的第一工作电压写入至第二信号输出端Gout2。
进一步可选地，第二输出电路4包括：第九晶体管T9和第十晶体管T10；第九晶体管T9的控制极与上拉节点PU连接，第九晶体管T9的第一极与第一时钟信号线CLK1连接，第九晶体管T9的第二极与第二信号输出端Gout2连接；第十晶体管T10的控制极与下拉节点PD连接，第十晶体管T10的第一极与第二信号输出端Gout2连接，第十晶体管T10的第二极与第一工作电源端连接。
为便于本领域技术人员理解，下面仅对第二输出电路4的工作过程进行描述。
在移位寄存器SR的预充阶段时，由于上拉节点PU处的电压为高电平状态，下拉节点PD处的电压为低电平状态，因此第九晶体管T9导通、第十晶体管T10截止，第一时钟信号通过第九晶体管T9写入至第二信号输出端Gout2，又由于第一时钟信号处于低电平状态，因此第二信号输出端Gout2输出低电平电压。
在移位寄存器SR的输出阶段，由于上拉节点PU处的电压为高电平状态，下拉节点PD处的电压为低电平状态，因此第九晶体管T9维持导通，第十晶体管T10维持截止，第一时钟信号通过第九晶体管T9写入至第二信号输出端Gout2。在输出阶段内的预设时间段t0时，由于第二时钟信号处于高电平状态，因此第二信号输出端Gout2输出高电平电压。
由此可见，本发明提供的栅极驱动单元的第二信号输出端Gout2可在预设时间段t0输出一个双脉冲信号，从而能够在感测阶段时对像素电路中的第一栅线进行驱动，有利于窄边框的实现。
在移位寄存器SR的输出阶段，由于上拉节点PU处的电压为低电平状态，下拉节点PD处的电压为高电平状态，因此第九晶体管T9截止，第十晶体管T10导通，低电平工作电压VGL通过第十晶体管T10写入至第二信号输出端Gout2，第二信号输出端Gout2输出低电平电压。
图8为本发明实施例三提供的一种栅极驱动单元的电路结构示意图，如图8所示，图8所示栅极驱动单元与图6所示栅极驱动单元的区别在于，本实施例中的控制信号输入端和有效电压提供端均为第三时钟信号线CLK3，第三时钟信号线CLK3所提供的第三时钟信号在预设时间段处于有效电平状态。
在本实施例中，第三时钟信号线CLK3内所加载的第三时钟信号可与上述实施例二中第一时钟信号线CLK1所加载的第一时钟信号相同。
与上述实施例二中相比，本实施例中的第六晶体管T6和第七晶体管T7不再一直受正压影响，从而能提高电路的信赖性。
需要说明的是，本实施例中的栅极驱动单元的工作时序与上述实施例二中的栅极驱动单元的工作时序相同，具体工作过程此处不再赘述。
在本发明中，优选地栅极驱动单元中的各晶体管均为N型晶体管，或者栅极驱动单元中的各晶体管均为P型晶体管。通过统一栅极驱动晶体管的类型，从而可通过相同的晶体管制备工艺以同时制备出栅极驱动单元中的各晶体管，进而能有效缩短生成周期。
图9为本发明实施例四提供的一种栅极驱动电路的电路结构示意图，如图9所示，该栅极驱动电路包括：级联的若干个栅极驱动单元GDX_1/GDX_2……GDX_n，其中栅极驱动单元GDX_1/GDX_2……GDX_n可采用上述实施例一～实施例三中任一提供的栅极驱动单元，具体内容可参见前述实施例中的描述。
在该栅极驱动电路中，除第一级栅极驱动单元GDX_1外，其他各栅极驱动单元GDX_2……GDX_n内移位寄存器SR的驱动信号输出端Cout与上一级栅极驱动单元GDX_1/GDX_2……GDX_n-1内移位寄存器SR的复位信号输入端RESET连接；除最后一级栅极驱动单元GDX_n外，其他各栅极驱动单元GDX_1/GDX_2……GDX_n-1内移位寄存器SR的驱动信号输出端Cout与下一级栅极驱动单元GDX_2……GDX_n内移位寄存器SR的预充信号输入端INPUT连接。
在本实施例中，通过各栅极驱动单元GDX_1/GDX_2……GDX_n内移位寄存器SR的驱动信号输出端Cout所输出的信号，实现栅极驱动单元的级联，各栅极驱动单元的第一信号输出端Gout1和第二信号输出端Gout2实现对像素单元内第一栅线G1和第二栅线G2的驱动。
本发明实施例五提供了一种显示基板，该显示基板包括栅极驱动电路，该栅极驱动电路可采用上述实施例四中提供的栅极驱动电路，具体内容可参见上述实施例四中描述。本发明所提供的显示基板具体为OLED基板。
图10为本发明实施例六提供的一种栅极驱动方法的流程图，如图10所示，该栅极驱动方法基于栅极驱动单元，该栅极驱动单元采用上述实施例一～实施例三中提供栅极驱动单元，栅极驱动方法包括：
步骤S101、在第一子时间段，第一控制子电路控制第一节点处的电压处于有效电平状态，第二控制子电路控制第二节点处的电压处于非有效电平状态，输出控制子电路通过第一信号输出端输出处于有效电平状态的电压。
步骤S102、在第二子时间段，第一控制子电路控制第一节点处的电压处于有效电平状态，第二控制子电路控制第二节点处的电压处于有效电平状态，输出控制子电路通过第一信号输出端输出处于非有效电平状态的电压。
步骤S103、在第三子时间段，第一控制子电路控制第一节点处的电压处于有效电平状态，第二控制子电路控制第二节点处的电压处于非有效电平状态，输出控制子电路通过第一信号输出端输出处于有效电平状态的电压。
对于上述步骤S101～步骤S103的具体描述可参见前述实施例中的相应内容，此处不再赘述。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (16)

1.一种栅极驱动单元，其特征在于，包括：移位寄存器和第一输出电路，所述第一输出电路包括：第一控制子电路、第二控制子电路和输出子电路；所述第一控制子电路和所述输出子电路连接于第一节点，所述第一控制子电路、所述第二控制子电路和所述输出子电路连接于第二节点；
所述第一控制子电路与所述移位寄存器的上拉节点、所述移位寄存器的下拉节点、所述第二节点连接，用于响应所述上拉节点的电压、所述下拉节点的电压、所述第二节点的电压的控制，在所述移位寄存器的输出阶段内预设时间段时控制所述第一节点处的电压处于有效电平状态；其中，所述预设时间段包括：连续设置的第一子时间段、第二子时间段和第三子时间段；
所述第二控制子电路与所述下拉节点、所述移位寄存器的驱动信号输出端连接，用于响应所述下拉节点的电压、所述驱动信号输出端提供的电压的控制，在所述第一子时间段和所述第三子时间段时控制所述第二节点处的电压处于非有效电平状态，以及在所述第二子时间段时控制所述第二节点处的电压处于有效电平状态；
所述输出控制子电路与所述第一节点、所述第二节点、第一信号输出端连接，用于响应所述第一节点的电压和所述第二节点的电压的控制，在所述第一节点的电压处于有效电平状态且所述第二节点的电压处于非有效电平状态时，通过所述第一信号输出端输出处于有效电平状态的电压，以及在所述第二节点的电压处于有效电平状态时通过所述第一信号输出端输出处于非有效电平状态的电压。
2.根据权利要求1所述的栅极驱动单元，其特征在于，所述第一控制子电路还与第一时钟信号线、第一工作电源端连接；
所述第一控制子电路具体用于响应所述上拉节点的电压的控制，在所述移位寄存器的预充阶段和所述输出阶段时将所述第一时钟信号线提供的第一时钟信号写入至所述第一节点，所述第一时钟信号在所述预设时间段处于有效电平状态；以及用于响应所述下拉节点的电压的控制，在所述移位寄存器的复位阶段时将所述第一工作电源端提供的第一工作电压写入至所述第一节点；以及用于响应所述第二节点的电压的控制，在所述第二节点的电压处于有效电平状态时，将所述第一工作电压写入至所述第一节点；
所述第一工作电压为处于非有效电平状态的电压。
3.根据权利要求2所述的栅极驱动单元，其特征在于，所述第一控制子电路包括：第一晶体管、第二晶体管和第三晶体管；
所述第一晶体管的控制极与所述上拉节点连接，所述第一晶体管的第一极与所述第一时钟信号线连接，所述第二晶体管的第二极与所述第一节点连接；
所述第二晶体管的控制极与所述下拉节点连接，所述第二晶体管的第一极与所述第一节点连接，所述第二晶体管的第二极与所述第一工作电源端连接；
所述第三晶体管的控制极与所述第二节点连接，所述第三晶体管的第一极与所述第一节点连接，所述第三晶体管的第二极与所述第一工作电源端连接。
4.根据权利要求1所述的栅极驱动单元，其特征在于，所述第二控制子电路还与第二时钟信号线、第二工作电源端连接；
所述第二控制子电路具体用于响应所述下拉节点的控制，在所述移位寄存器的复位阶段时将所述第二工作电源端提供的第二工作电压写入至所述第二节点；以及用于响应所述驱动信号输出端所提供的电压的控制，在所述移位寄存器的输出阶段时将所述第二时钟信号线提供的第二时钟信号输出至所述第二节点，所述第二时钟信号在所述第一子时间段和所述第三子时间段时处于非有效电平状态，所述第二时钟信号在所述第二子时间段时处于有效电平状态；
所述第二工作电压为处于有效电平状态的电压。
5.根据权利要求4所述的栅极驱动单元，其特征在于，所述第二控制子电路包括：第四晶体管和第五晶体管；
所述第四晶体管的控制极与所述下拉节点连接，所述第四晶体管的第一极与所述第二工作电源端连接，所述第四晶体管的第二极与所述第二节点连接；
所述第五晶体管的控制极与所述驱动信号输出端连接，所述第五晶体管的第一极与所述第二节点连接，所述第五晶体管的第二极与所述第二时钟信号线连接。
6.根据权利要求1所述的栅极驱动单元，其特征在于，所述输出子电路还与有效电压提供端和第一工作电源端连接；
所述输出子电路具体用于响应所述第一节点的控制，在所述第一子时间段和所述第三子时间段时将所述有效电压提供端提供的处于有效电平状态的电压写入至所述第一信号输出端；以及用于响应所述第二节点的控制，在所述第二子时间段时将所述第一工作电源端提供的第一工作电压写入至所述第一信号输出端；
其中，所述第一工作电压为处于非有效电平状态的电压。
7.根据权利要求6所述的栅极驱动单元，其特征在于，所述输出子电路包括：第六晶体管、第七晶体管和第八晶体管；
所述第六晶体管的控制极与预设的控制信号输入端连接，所述第六晶体管的第一极与所述第七晶体管的第一极连接，所述第六晶体管的第二极与所述第七晶体管的控制极连接；
所述第七晶体管的控制极与所述第一节点连接，所述第七晶体管的第一极与所述有效电压提供端连接，所述第七晶体管的第二极与所述第一信号输出端连接；
所述第八晶体管的控制极与所述第二节点连接，所述第八晶体管的第一极与所述第一信号输出端连接，所述第八晶体管的第二极与所述第一工作电源端连接；
所述第一工作电压为处于非有效电平状态的电压，所述控制信号输入端所提供的控制信号在所述预设时间段处于有效电平状态。
8.根据权利要求7所述的栅极驱动单元，其特征在于，所述输出子电路还包括：电容；
所述电容的第一端与第一节点连接，所述电容的第二端与所述第一信号输出端连接。
9.根据权利要求7所述的栅极驱动单元，其特征在于，所述控制信号输入端与所述有效电压提供端为同一端；
所述有效电压提供端为第二工作电源端，所述第二工作电源端提供处于有效电平状态的第二工作电压；或者，所述有效电压提供端为第三时钟信号线，所述第三时钟信号线所提供的第三时钟信号在所述预设时间段处于有效电平状态。
10.根据权利要求根据权利要求1所述栅极驱动单元，其特征在于，还包括：第二输出电路；
所述第二输出电路与所述上拉节点、所述下拉节点和所述第二信号输出端连接，用于响应所述上拉节点的电压、所述下拉节点的电压的控制，在所述预设时间段时，通过所述第二信号输出端输出处于有效电平状态的电压。
11.根据权利要求10所述的栅极驱动单元，其特征在于，所述第二输出电路还与第一时钟信号线、第一工作电源端连接；
所述第二输出电路具体用于响应所述上拉节点的电压的控制，在所述移位寄存器的预充阶段和所述输出阶段时将所述第一时钟信号线提供的第一时钟信号写入至所述第二信号输出端，所述第一时钟信号在所述预设时间段处于有效电平状态；以及用于响应所述下拉节点的电压的控制，在所述移位寄存器的复位阶段时将所述第一工作电源端提供的第一工作电压写入至所述第二信号输出端；
所述第一工作电压为处于非有效电平状态的电压。
12.根据权利要求11所述的栅极驱动单元，其特征在于，所述第二输出电路包括：第九晶体管和第十晶体管；
所述第九晶体管的控制极与所述上拉节点连接，所述第九晶体管的第一极与所述第一时钟信号线连接，所述第九晶体管的第二极与所述第二信号输出端连接；
所述第十晶体管的控制极与所述下拉节点连接，所述第十晶体管的第一极与所述第二信号输出端连接，所述第十晶体管的第二极与所述第一工作电源端连接。
13.根据权利要求1-12中任一所述的栅极驱动单元，其特征在于，所述栅极驱动单元中的各晶体管均为N型晶体管；
或，所述栅极驱动单元中的各晶体管均为P型晶体管。
14.一种栅极驱动电路，其特征在于，包括：级联的若干个栅极驱动单元，其中所述栅极驱动单元采用上述权利要求1-13中任一所述的栅极驱动单元；
除第一级栅极驱动单元外，其他各栅极驱动单元内移位寄存器的驱动信号输出端与上一级栅极驱动单元内移位寄存器的复位信号输入端连接；
除最后一级栅极驱动单元外，其他各栅极驱动单元内移位寄存器的驱动信号输出端与下一级栅极驱动单元内移位寄存器的预充信号输入端连接。
15.一种显示基板，其特征在于，包括：如上述权利要求14的栅极驱动电路。
16.一种栅极驱动方法，其特征在于，所述栅极驱动方法基于栅极驱动单元，所述栅极驱动单元采用上述权利要求1-13中任一所述的栅极驱动单元，所述栅极驱动方法包括：
在所述第一子时间段，所述第一控制子电路控制所述第一节点处的电压处于有效电平状态，所述第二控制子电路控制所述第二节点处的电压处于非有效电平状态，所述输出控制子电路通过所述第一信号输出端输出处于有效电平状态的电压；
在所述第二子时间段，所述第一控制子电路控制所述第一节点处的电压处于有效电平状态，所述第二控制子电路控制所述第二节点处的电压处于有效电平状态，所述输出控制子电路通过所述第一信号输出端输出处于非有效电平状态的电压；
在所述第三子时间段，所述第一控制子电路控制所述第一节点处的电压处于有效电平状态，所述第二控制子电路控制所述第二节点处的电压处于非有效电平状态，所述输出控制子电路通过所述第一信号输出端输出处于有效电平状态的电压。
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