CN108470772A - 一种soi半导体器件及其形成方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制备方法。该半导体器件包括：SOI基底，所述SOI基底包括衬底、位于所述衬底上的绝缘层和位于所述绝缘层上的顶层硅；位于所述顶层硅有源区部分区域的漂移区；每一漂移区具有多个凹槽，所述凹槽沿横向方向延伸，多个所述凹槽沿纵向方向间隔并列排列，所述凹槽沿深度方向至少延伸至所述衬底的顶面；所述凹槽内填充有多晶硅，所述多晶硅与所述凹槽的侧壁绝缘设置，所述多晶硅的掺杂类型与所述衬底的掺杂类型相同。根据本发明，可以提高半导体器件的击穿电压，并抑制SOI自加热效应。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种SOI半导体器件及其形成方法。
背景技术
导通电阻和击穿电压的矛盾是半导体器件的核心矛盾之一。超结(SuperJunction，可简称为SJ)技术的出现，打破了传统功率器件导通电阻和击穿电压的极限关系，在功率集成电路中具有广泛的应用前景。
边氧(Oxide By-pass，简称OB)结构是一种类超结结构。图1a是一种具有OB结构的横向双扩散MOSFET(可简称为OB-SJ-LDMOS)的示意图。如图1a所示，OB结构30是沿着漂移区15侧壁的深沟槽形成的，沿着沟槽的侧壁和底部生长有一层厚度可控制的氧化层18(隔离层)，氧化层18间的空隙填充导电材料13。图1b为沿图1a中A-A’的截面图。如图1b所示，截止态时，导电材料13形成的接触区与MOSFET的源端20短接并接地。由于存在类MOS侧壁，相当于N漂移区15中施主正电荷被位于绝缘层12的负电荷补偿，产生类似于SJ器件的横向耗尽和嵌入到漂移区的横向电场，这样一个电场的嵌入得到了类似于SJ结构漂移区完全耗尽的结果，这就使得在此区域掺杂较高的情况下获得较高的击穿电压。漂移区侧壁的隔离层和导电材料的接触区替代了横向超结结构中p柱区的位置，使得漂移区能够完全耗尽而不受制造工艺和pn柱区浓度匹配的限制。
与传统超结器件相比，图1a所示的结构具有更低的导通电阻和更高的优值，然而由于填充的导电材料与栅基相接，处于等电位，不能很好的对MOS结构耗尽，使得击穿电压较低，通常在100V以下。此外，该SOI基底的散热性能较差。
发明内容
本发明要解决的问题是：提高具有OB结构的类横向超结器件的击穿电压和散热性能。
为解决上述问题，本发明提供了一种SOI半导体器件，包括：SOI基底，所述SOI基底包括衬底、位于所述衬底上的绝缘层和位于所述绝缘层上的顶层硅；
位于所述顶层硅有源区部分区域的漂移区；
每一漂移区具有多个凹槽，所述凹槽沿横向方向延伸，多个所述凹槽沿纵向方向间隔并列排列，所述凹槽沿深度方向至少延伸至所述顶层硅的顶面；
所述凹槽内填充有多晶硅，所述多晶硅与所述凹槽的侧壁绝缘设置，所述多晶硅的掺杂类型与所述衬底的掺杂类型相同。
可选地，在所述顶层硅的凹槽的侧壁上设有介质层。
可选地，所述多晶硅的掺杂浓度大于所述漂移区的掺杂浓度。
可选地，所述SOI半导体器件还包括背电极，位于所述衬底的背面。
可选地，所述多晶硅的掺杂浓度在1E15atom/cm3以上，所述漂移区的掺杂浓度为1E11～1E14atom/cm3。
可选地，相邻沟槽的间距小于3微米。
可选地，单个沟槽的纵向宽度小于2微米。
可选地，所述介质层的厚度小于10纳米，所述介质层的材料为SiO2、SiN、SiON、SiCN、SiCN、SiC中的一种或几种。
可选地，所述SOI半导体器件为LDMOS晶体管，所述晶体管还包括：栅极，位于所述栅极和所述SOI衬底之间的栅介质层。
可选地，所述SOI半导体器件为平面SOI功率器件。
本发明还提供了一种半导体器件的形成方法，包括：
提供SOI基底，所述SOI基底包括衬底、位于所述衬底上的绝缘层和位于所述绝缘层上的顶层硅；
在所述顶层硅有源区的预定区域形成漂移区；
在所述漂移区预定的位置形成暴露所述衬底的凹槽，所述凹槽沿横向方向延伸，多个所述凹槽沿纵向方向间隔并列排列，所述凹槽沿深度方向至少延伸至所述衬底的顶面；
在所述凹槽内沉积与衬底的掺杂类型相同的多晶硅。
可选地，在所述衬底的背面形成背电极。
可选地，在所述顶硅层的凹槽的侧壁上形成介质层。
在本发明所提出的SOI半导体器件中，由于漂移区的凹槽中填充的多晶硅与衬底接触，通过引入背电极可对多晶硅的电位进行调控，提高了漂移区的耗尽程度，从而可提高SOI半导体器件的击穿电压。此外，顶层硅中产生的热量可以通过多晶硅传导到衬底，从而在一定程度上抑制了SOI的自加热效应。
本发明的其它特征和优点将在随后具体实施方式部分予以详细说明。
附图说明
通过结合附图对本发明示例性实施方式进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显，其中，在本发明示例性实施方式中，相同的参考标号通常代表相同部件。
图1a是一种现有的OB-SJ-LDMOS器件的示意图；图1b是该现有的OB-SJ-LDMOS器件的截面图。
图2是根据本发明的一个实施例的LDMOS器件的透视示意图。
图3是根据本发明的一个实施例的二极管的透视示意图。
图4是根据本发明的一个实施例的半导体器件的形成方法。
附图标记说明：
11-衬底，12-绝缘层，13-多晶硅，14-P型阱，15-漂移区，16-p+区域，17-n+区域，18-氧化层，19-氧化层，20-源极，21-栅极，22-漏极，23-n+区域，30-OB结构；
101-SOI基底，1011-衬底，1012-绝缘层，1013-顶层硅，102-凹槽，103-介质层，104-多晶硅，105-漂移区，108-背电极，110-源极，112-栅极，113-漏极，114-p型阱，115-p+区域，116-n+区域，117-n+区域，118-栅介质层。
201-SOI基底，2011-衬底，2012-绝缘层，2013-顶层硅，202-空穴区，203-阳极，204-电子区，205-阴极。
具体实施方式
如前所述，在现有OB结构中，由于填充的导电材料的电位与栅基相接，处于等电位，不能很好的对MOS结构耗尽，使得击穿电压较低，且该SOI结构的散热性能较差。
鉴于此，本发明提出了一种改进的半导体器件及其形成方法，该半导体器件中，OB结构中填充的多晶硅与衬底接触，通过引入背电极从而可对OB结构中的导电材料的电位进行调控，提高顶层硅的耗尽程度，从而可提高半导体器件的击穿电压。此外，由于隔离层很薄，因此顶层硅中产生的热量可以通过导电材料传导到衬底，从而将热量排除，抑制SOI的自加热效应。
为使本发明的上述目的、特征和有点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示例图会不依一般比例作局部放大，而且所述示意图只是示例，其再在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间大小。
图2是根据本发明的一个实施例的LDMOS的透视示意图。参考图2，该SOI半导体器件包括SOI基底101和漂移区105。
SOI基底包括衬底1101、位于衬底1101上的绝缘层1012和位于绝缘层1012上的顶层硅1013。
漂移区105位于顶层硅1013有源区部分区域。漂移区105的掺杂类型决定了所形成的LDMOS的类型。例如，若漂移区105为n掺杂，则所形成的半导体器件为n型LDMOS；若漂移区105是p掺杂，则所形成的半导体器件为p型LDMOS。
每一漂移区具有多个凹槽102，凹槽102沿横向方向延伸(图2中箭头所指方向为横向方向)，多个凹槽102沿纵向方向间隔并列排列(与图2所示的横向方向垂直的方向为纵向方向)，凹槽102沿深度方向至少延伸至衬底1101的顶面。
凹槽102内填充有多晶硅104，多晶硅104与凹槽102的侧壁绝缘设置。多晶硅104的掺杂类型与衬底1101的掺杂类型相同，因此两者之间没有势垒，不会导致阻值增加。
在本实施例中，可以在顶层硅1013的凹槽的侧壁上设置介质层103，以使多晶硅与所述凹槽侧壁绝缘。
在凹槽102中形成的介质层103和在凹槽102中填充的多晶硅104形成OB结构。
凹槽102沿深度方向至少延伸至衬底1101的顶面，即凹槽102至少贯穿顶层硅1013和绝缘层1012，暴露出衬底1011。
在本实施例中，多晶硅104的掺杂浓度大于漂移区105的掺杂浓度。
在本实施例中，SOI半导体器件还包括背电极108，位于衬底1101的背面。
在本实施例中，在凹槽内填充的第二掺杂类型的多晶硅的掺杂浓度在1E15atom/cm3以上，具有良好导电性；漂移区105的掺杂浓度为1E11～1E14atom/cm3。
本实施例中，相邻凹槽102的间距小于3微米。
本实施例中，单个凹槽102的纵向宽度小于2微米。
本实施例中，所述介质层103的厚度小于10纳米，介质层103的材料可以为SiO2、SiN、SiON、SiCN、SiCN、SiC等绝缘且具有良好导热性能的材料中的一种或几种。
在本实施例中，所述SOI半导体器件为LDMOS晶体管，所述晶体管还包括：栅极112，以及位于栅极112和SOI衬底101之间的栅介质层118。
在本实施例中，多晶硅104不与栅极112直接接触，通过引入背电极108对多晶硅104的电位进行调控。可在反向耐压时调控耗尽层的宽度，提高器件的耐压性能。可根据衬底1011的掺杂浓度、多晶硅104的掺杂浓度、介质层103的厚度、顶层硅1013的掺杂浓度、相邻多晶硅104之间的间隔，计算出顶层硅1013完全耗尽时所需的背电极108的施加电压。
本实施例中，绝缘层1012的厚度在10微米以下，优选地，绝缘层1012的厚度在10微米以下并大于5微米。现有技术中，考虑到器件的散热情况，SOI基底101中的绝缘层1012的厚度通常较小，例如，小于5微米。根据本公开的OB结构穿过绝缘层1012与衬底1011直接接触，器件产生的热量可经由OB结构传导到衬底1011以抑制SOI的自加热效应，从而可将绝缘层1012做得比较厚，优选地可在10微米以下并大于5微米，使得器件在辐射情况下的可靠性得以提升。
本实施例中，衬底1011中可以掺杂n型离子或p型离子。所述n型离子可以是磷(P)离子、砷(As)离子、锑(Sb)离子中的一种或几种；所述p型离子可以是硼(B)离子、镓(Ga)离子、铟(In)离子中的一种或几种，下文类似。
本实施例中，所述绝缘层1012的材料可以为SiO2或AlN等。
本实施例中，所述顶层硅1013是n型外延层。在本实施例的变换例中，所述顶层硅也可以是p型外延层。
如图2所示，本实施例中，在顶层硅1013中漂移区105以外的部分形成p型阱114，在所述阱中形成深掺杂的p+区域115和n+区域116，以形成源区，并在所述源区之上形成源极110；可以在漂移区105中沿侧壁纵向形成深掺杂的N+区域117，以形成漏区，并在所述漏区之上形成漏极113。本领域技术人员可以理解的是，阱和各个区域的掺杂类型与由顶层硅1013的掺杂类型相关，如果顶层硅的掺杂类型为p型，则阱和区域的掺杂类型随之改变。
本实施例中，p型阱114未与绝缘层1012接触。在本实施例的变换例中，p型阱114可以与绝缘层1012接触。
在本实施例中，所述SOI半导体器件为平面SOI功率器件。
图3是根据本发明的一个实施例的一种二极管的透视示意图。图3所示的二极管包括：在顶层硅2013中漂移区105以外的部分形成空穴区202，以及位于所述空穴区上方的阳极203；在漂移区105中沿侧壁纵向形成的电子区204，以及位于所述电子区上方的阴极205。
图3所示的OB结构部分与图2所示LDMOS的OB结构类似，在此不再一一赘述。
实施例不仅限于LDMOS、二极管器件，还适用于SOI LIGBT、阳极辅助栅结构的SJ-LIGBT等漂移区重设OB结构的半导体器件，OB结构部分与图2所示LDMOS的OB结构类似，在此不再一一赘述。
图4是根据本发明的一个实施例的一种半导体器件的形成方法。如图4所示，该方法包括：
S1，提供SOI基底，所述SOI基底包括衬底、位于所述衬底上的绝缘层和位于所述绝缘层上的顶层硅；
S2，在所述顶层硅有源区的预定区域形成漂移区；
S3，在所述漂移区预定的位置形成暴露所述衬底的凹槽，所述凹槽沿横向方向延伸，多个所述凹槽沿纵向方向间隔并列排列，所述凹槽沿深度方向至少延伸至所述衬底的顶面；
S4，在所述凹槽内沉积与衬底的掺杂类型相同的多晶硅。
在一个示例中，在所述凹槽内沉积多晶硅，之后对所述多进硅进行与所述衬底的掺杂类型相同的掺杂。
可采用现有的工艺实现上述步骤，与现有技术相比，区别在于在形成OB结构的过程中，可适当加长各个工艺环节的时间，例如，在采用刻蚀(etching)工艺形成凹槽时，可加长刻蚀时间，使凹槽的底部暴露出衬底；然后通过沉积(deposition)工艺，在凹槽中填充绝缘材料和多晶硅材料，并且对多晶硅掺杂以提高导电性能。
根据本实施例的形成方法的其他细节可参照上文中关于半导体器件的相关描述，在此不再一一赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (13)
1.一种SOI半导体器件，其特征在于，包括：
SOI基底，所述SOI基底包括衬底、位于所述衬底上的绝缘层和位于所述绝缘层上的顶层硅；
位于所述顶层硅有源区部分区域的漂移区；
每一漂移区具有多个凹槽，所述凹槽沿横向方向延伸，多个所述凹槽沿纵向方向间隔并列排列，所述凹槽沿深度方向至少延伸至所述衬底的顶面；
所述凹槽内填充有多晶硅，所述多晶硅与所述凹槽的侧壁绝缘设置，所述多晶硅的掺杂类型与所述衬底的掺杂类型相同。
2.如权利要求1所述的SOI半导体器件，其特征在于，在所述顶层硅的凹槽的侧壁上设有介质层。
3.如权利要求1所述的SOI半导体器件，其特征在于，所述多晶硅的掺杂浓度大于所述漂移区的掺杂浓度。
4.根据权利要求2所述的SOI半导体器件，其特征在于，还包括背电极，位于所述衬底的背面。
5.根据权利要求2所述的SOI半导体器件，其特征在于，所述多晶硅的掺杂浓度在1E15atom/cm3以上，所述漂移区的掺杂浓度为1E11～1E14atom/cm3。
6.根据权利要求1所述的SOI半导体器件，其特征在于，相邻凹槽的间距小于3微米。
7.根据权利要求1所述的SOI半导体器件，其特征在于，单个凹槽的纵向宽度小于2微米。
8.根据权利要求2所述的SOI半导体器件，其特征在于，所述介质层的厚度小于10纳米，所述介质层的材料为SiO2、SiN、SiON、SiCN、SiCN、SiC中的一种或几种。
9.根据权利要求1所述的SOI半导体器件，其特征在于，所述SOI半导体器件为LDMOS晶体管，所述晶体管还包括：栅极，以及位于所述栅极和所述SOI衬底之间的栅介质层。
10.根据权利要求1所述的SOI半导体器件，其特征在于，所述SOI半导体器件为平面SOI功率器件。
11.一种形成SOI半导体器件的方法，其特征在于，包括：
提供SOI基底，所述SOI基底包括衬底、位于所述衬底上的绝缘层和位于所述绝缘层上的顶层硅；
在所述顶层硅有源区的预定区域形成漂移区；
在所述漂移区预定的位置形成暴露所述衬底的凹槽，所述凹槽沿横向方向延伸，多个所述凹槽沿纵向方向间隔并列排列，所述凹槽沿深度方向至少延伸至所述衬底的顶面；
在所述凹槽内沉积与衬底的掺杂类型相同的多晶硅。
12.根据权利要求11所述的一种形成SOI半导体器件的方法，其特征在于，在所述衬底的背面形成背电极。
13.根据权利要求11所述的一种形成SOI半导体器件的方法，其特征在于，在所述顶硅层的凹槽的侧壁上形成介质层。
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