CN108447956B - 一种发光二极管的外延片及其制备方法 - Google Patents
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Abstract
本发明公开了一种发光二极管的外延片及其制备方法，属于光电子制造技术领域。本发明包括衬底以及依次层叠在衬底上的N型半导体结构以及P型半导体结构。通过在P型半导体与N型半导体之间的交界面上设置多个凹陷区域，使得空穴或电子能够更深入地进入到N型半导体或P型半导体中，增大了空穴与电子的复合空间，提高了载流子的复合效率，进而提高了发光二极管的发光效率。
Description
技术领域
本发明涉及发光二极管技术领域，特别涉及一种发光二极管的外延片及其制备方法。
背景技术
外延片作为制作发光二极管的基础结构，在发光二极管的制作过程中起到了非常重要的作用。外延片指的是在衬底上生长出的半导体薄膜，它包括P型半导体以及N型半导体，P型半导体与N型半导体的交界面处形成的空间电荷区称为PN结。
当为外延片内的PN结加上正向偏压时，P型半导体的空穴和N型半导体的电子会在PN结附近数微米内复合，因此产生自发辐射的荧光。
现有的P型半导体与N型半导体的交界面通常设置为平面，因此大部分空穴与电子被限制在PN结附近数微米内的空间内复合，空穴与电子可复合的空间较小，复合的效率也较低，使得发光二极管的发光效率较低。
发明内容
为了解决现有的发光二极管的发光效率较低的问题，本发明实施例提供了一种发光二极管的外延片及其制备方法。所述技术方案如下：
一种发光二极管的外延片，所述外延片包括衬底及依次设置在所述衬底上的N型半导体及P型半导体，所述P型半导体与所述N型半导体的交界面包括多个在垂直于衬底的方向上朝向所述衬底凹陷的凹陷区域。
可选地，所述N型半导体或所述P型半导体包括有源层，所述有源层包括交替生长的阱层与垒层，所述阱层与所述垒层的交界面和所述P型半导体与所述N型半导体的交界面平行相对设置。
可选地，所述P型半导体包括电子阻挡层，所述有源层及所述电子阻挡层沿所述外延片的生长方向依次设置，所述有源层与所述电子阻挡层的交界面和所述有源层的阱层与所述有源层的垒层的交界面平行相对设置。
可选地，所述电子阻挡层包括第一电子阻挡层、第二电子阻挡层和设置在所述第一电子阻挡层与所述第二电子阻挡层之间的低温P型GaN层，所述第一电子阻挡层、所述低温P型GaN层及所述第二电子阻挡层沿所述外延片的生长方向依次设置在所述有源层上。
可选地，在垂直于所述衬底的方向上，所述交界面与所述衬底之间的最大距离和所述交界面与所述衬底表面之间的最小距离之差为2nm～1000nm。
可选地，所述多个凹陷区域规则分布在所述P型半导体与所述N型半导体的交界面上。
可选地，所述N型半导体包括N型层和应力释放层，所述N型层、所述应力释放层和所述有源层沿所述外延片的生长方向依次设置在所述衬底上。
可选地，最靠近所述衬底的N型层的表面与所述衬底平行。
一种发光二极管的外延片的制备方法，所述制备方法包括：
提供一衬底；
在所述衬底上生长N型半导体；
在所述N型半导体上生长P型半导体；
其中，所述P型半导体与所述N型半导体的交界面包括多个在垂直于衬底的方向上朝向所述衬底凹陷的凹陷区域。
可选地，所述在所述衬底上生长N型半导体，包括：
在所述衬底上生长所述N型半导体的第一部分；
在所述N型半导体的第一部分上形成多处凹槽；
在所述N型半导体的第一部分上生长所述N型半导体的第二部分；
在所述N型半导体的第二部分上生长所述P型半导体。
本发明实施例提供的技术方案带来的有益效果是：通过在P型半导体与N型半导体之间的交界面上设置多个凹陷区域，使得空穴或电子能够更深入地进入到N型半导体或P型半导体中，增大了空穴与电子的复合空间，提高了载流子的复合效率，进而提高了发光二极管的发光效率。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种发光二极管的外延片的结构图；
图2是本发明实施例提供的另一种发光二极管的外延片的结构示意图；
图3是本发明实施例提供的一种发光二极管的外延片制备方法流程图；
图4～图7是本发明实施例提供的一种发光二极管的外延片的制备过程示意图；
图8是本发明实施例提供的另一种发光二极管的外延片的制备方法流程图；
图9～图13是本发明实施例提供的另一种发光二极管的外延片的制备过程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
图1是本发明实施例提供的一种发光二极管的外延片的结构图。如图1所示，外延片包括衬底1及依次设置在衬底1上的N型半导体2及P型半导体3，P型半导体3与N型半导体2的交界面A包括多个在垂直于衬底的方向上朝向衬底凹陷的凹陷区域a。
通过在P型半导体与N型半导体之间的交界面上设置多个凹陷区域，使得空穴或电子能够更深入地进入到N型半导体或P型半导体中，增大了空穴与电子的复合空间，提高了载流子的复合效率，进而提高了发光二极管的发光效率。
在本发明实施例中，若有源层采用P型掺杂，则有源层属于P型半导体3，交界面A即为有源层与N型半导体的交界面；若有源层采用N型掺杂，则有源层属于N型半导体2，交界面A即为有源层与P型半导体的交界面。
在图1所示实施例中，有源层31可为P型掺杂，属于P型半导体3，有源层31包括交替生长的阱层311与垒层312，阱层311与垒层312的交界面B与P型半导体3与N型半导体2的交界面A平行相对设置。将有源层设置为包括阱层与垒层，并将有源层的阱层与有源层的垒层的交界面设置为与P型半导体与N型半导体的交界面平行相对，能够增大有源层的发光面积，提高发光二极管的发光效率。
如图1所示，在垂直于衬底1表面的方向上，交界面A与衬底1表面之间的最大距离D和交界面A与衬底1表面之间的最小距离d之差为2nm～1000nm。将交界面与衬底表面之间的最大距离与其到衬底表面之间的最小距离之差设置为以上范围，能够保证载流子更有效地深入P型半导体与N型半导体，有利于提高发光二极管的发光效果。
示例性地，交界面A与衬底1表面之间的最大距离和交界面A与衬底1表面之间的最小距离之差可设置为有源层31总厚度的30％～40％。采用以上设置有利于载流子更深入有源层，使得发光二极管发光更为均匀。
实现时，N型半导体2可以为单层结构(即仅包括N型层)，也可以为多层结构(例如包括N型层和应力释放层)。当N型半导体2为单层结构时，N型半导体2上开设有多个凹槽，从而使得P型半导体和N型半导体之间的交界面上形成多个凹陷区域。当N型半导体2为多层结构时，多层结构的中间层的远离衬底的表面上设有多个凹槽，或者多层结构的离衬底最远的层的表面上设有多个凹槽，从而使得P型半导体和N型半导体之间的交界面上形成多个凹陷区域。
进一步地，当N型半导体2为多层结构时，最靠近衬底的N型层的表面可以为平面，即最靠近衬底的N型层上未设置凹槽，可保证外延片中N型层生长的质量进而保证其能够提供足够的载流子，有利于保证发光二极管的发光效果。
如图1所示，多个凹陷区域a规则分布在P型半导体3与N型半导体2的交界面A上。在交界面A上设置多个规则排列的凹陷区域a，便于发光二极管的外延片的制作。
凹陷区域a也可在交界面A上不规则排列，本发明对此不做限制。
进一步地，凹陷区域a的纵截面(垂直于衬底的截面)的形状在本发明实施例中为V型，但在本发明的其他实施例中，凹陷区域a的纵截面也可为矩形或者梯形等形状，本发明对此不做限制。
示例性地，衬底1可采用PSS衬底。
图2是本发明实施例提供的另一种发光二极管的外延片的结构示意图，如图2所示，其结构包括衬底1、N型半导体2及P型半导体3，图2中的有源层21为N型掺杂，属于N型半导体2，有源层21的结构包括交替生长的阱层211与垒层212。
如图2所示，P型半导体3可包括电子阻挡层32，有源层21及电子阻挡层32沿外延片的生长方向依次设置，有源层21与电子阻挡层32的交界面C与有源层21的阱层211与有源层21的垒层212的交界面B平行相对设置。由于电子阻挡层会限制空穴的移动，所以将电子阻挡层与有源层的交界面设置为包括有凹陷区域的交界面结构，在这种情况下，空穴会更容易从电子阻挡层与有源层的交界面上的凹陷区域部分进入有源层。进一步地，电子阻挡层32可包括第一电子阻挡层321、第二电子阻挡层322和设置在第一电子阻挡层321与第二电子阻挡层322之间的低温P型GaN层323，第一电子阻挡层321、低温P型GaN层323及第二电子阻挡层322沿外延片的生长方向依次设置在有源层21上。采用这种两个电子阻挡层夹设低温p型GaN层的结构，能够在保证低温P型GaN层提供足够的空穴的同时，有效阻挡电子进入低温p型GaN层，以保证发光二极管的发光效率。
如图2所示，N型半导体2包括N型层22和应力释放层25，N型层22、应力释放层25和有源层21沿外延片的生长方向依次设置在衬底1上。应力释放层的设置能够减小外延片晶体中的质量缺陷，提高外延片的发光质量。如图2所示，N型半导体2还可包括N型层22，N型层22、应力释放层25与有源层21依次设置在衬底1上，N型层的表面与衬底平行，在这种情况下，为了在N型半导体2和P型半导体3的交界面A上形成凹陷区域a，需要在N型层22之后的层的表面上形成多个凹槽。将凹陷区域设置在N型层之后的交界面上能够避免对N型层的结构造成影响，保证N型层能够提供足够的载流子以提高发光二极管的发光效率。可选地，N型层22可为N型GaN层或者N型GaAs层，本发明对此不做限制。
如图2所示，应力释放层25设置在有源层21与N型层22之间，应力释放层25包括交替生长的阱层与垒层。应力释放层的设置能够有效减小外延片生长过程中的晶体缺陷，提高最终制作得到的发光二极管的发光性能。
进一步地，应力释放层25中阱层的厚度在外延片的生长方向上逐渐变薄，应力释放层中GaN垒层的厚度在外延片的生长方向上逐渐变厚，以减小应力释放层与有源层之间的晶格失配。保证有源层的生长质量，进而保证发光二极管的发光效率。
可选地，应力释放层25与有源层21中的阱层与垒层可均为InGaN阱层与GaN垒层。但在本发明的其他实施例中，阱层与垒层也可为GaAs阱层与AlGaAs垒层或其他结构，本发明对此不做限制。
可选地，在本发明的其他实施例中，应力释放层25可包括第一应力释放层251与第二应力释放层252，以进一步减小外延片晶体中的缺陷。
第一应力释放层251包括阱层251a与垒层251b，第二应力释放层252包括阱层252a与垒层252b。第一应力释放层251与第二应力释放层252的阱层与垒层均为InGaN阱层与GaN垒层。本发明在此不做赘述。
可选地，第一应力释放层251中阱层251a的厚度小于第二应力释放层252中阱层252a的厚度，第二应力释放层251中垒层251b的厚度大于第二应力释放层252中垒层252b的厚度。有利于减小有源层与N型层之间的晶格失配，保证外延片的晶体质量。
可选地，在图2所示的实施例中，该外延片还可包括AlN缓冲层23及非掺杂GaN层24，AlN缓冲层23及非掺杂GaN层24依次设置在衬底1及N型层22之间。AlN缓冲层及非掺杂GaN层的设置可减小N型层与衬底之间的晶格失配，有利于减小外延片内的晶体缺陷，提高外延片的质量进而提高发光二极管的发光效率。当然，图1所示的实施例中也可以设置缓冲层。
为了进一步说明本发明，以下将解释说明本发明实施例中外延片的制备方法，具体地，可通过以下步骤来制备本发明实施例提供的外延片结构：
提供一衬底。
在衬底上生长N型半导体。
在N型半导体上生长P型半导体，
其中，P型半导体与N型半导体的交界面包括多个在垂直于衬底的方向上朝向衬底凹陷的凹陷区域。
通过在P型半导体与N型半导体之间的交界面上设置多个凹陷区域，使得空穴或电子能够更深入地进入到N型半导体或P型半导体中，增大了空穴与电子的复合空间，提高了载流子的复合效率，进而提高了发光二极管的发光效率。执行完以上步骤之后的外延片结构如图1所示，其结构包括有衬底1及依次生长在衬底1上的N型半导体2、P型半导体3，N型半导体2与P型半导体3的交界面上形成有凹陷区域a。
图3是本发明实施例提供的一种发光二极管的外延片制备方法流程图，如图3所示，在本发明的一种实现方式中，可通过以下步骤进行本发明实施例中的外延片结构的制备，其步骤包括：
步骤S1：提供一衬底。
步骤S2：在衬底上生长N型半导体的第一部分。
执行完步骤S2之后的外延片结构可如图4所示，N型半导体2的第一部分包括在依次设置在衬底1上的N型层22及应力释放层25。
步骤S3：在N型半导体的第一部分上形成多处凹槽。
执行完步骤S3之后的外延片结构示意图可如图5所示，应力释放层25上形成有多处凹槽b。
步骤S4：在N型半导体的第一部分上生长N型半导体的第二部分。
如图6所示，N型半导体2的第二部分可包括有源层21。
步骤S5：在N型半导体的第二部分上生长P型半导体。
图7为执行完步骤S5之后的外延片结构示意图，如图7所示，P型半导体可包括高温P型GaN层33。在本发明的其他实施例中，P型半导体也可包括电子阻挡层或者P型接触层。本发明对此不做限制。
在本发明的其他实施例中，N型半导体的第一部分也可仅包括N型层与部分应力释放层，本发明对此不做限制。
图8是本发明实施例提供的另一种发光二极管的外延片的制备方法流程图，如图8所示，
其步骤包括：
步骤S11：提供一衬底。
步骤S12：在衬底上依次生长AlN缓冲层，非掺杂GaN层。
示例性地，AlN缓冲层的生长温度可为500℃～600℃，在这种条件下生长的AlN缓冲层的质量较好。
AlN缓冲层的厚度设置为20nm～30nm，在此厚度范围下有利于保证在AlN缓冲层之后形成的外延片的质量。
进一步地，步骤S12中非掺杂GaN层的生长过程可包括：
在1000℃～1050℃的温度条件下先生长GaN成核层(图中未示出)，再在1050℃～1100℃的温度条件下生长非掺杂GaN层。
GaN成核层与非掺杂GaN层均在压强为100Torr～200Torr的环境下进行生长。
优选地，非掺杂GaN层的生长时间为300s～600s。
在以上条件下进行生长得到的非掺杂GaN层的质量较好。
步骤S13：在非掺杂GaN层上生长N型层及第一应力释放层。
示例性地，执行完步骤S13之后的外延片的结构如图9所示，其结构包括衬底1及依次生长在衬底1上的AlN缓冲层23，非掺杂GaN层24及N型半导体2的第一部分，N型半导体2的第一部分包括N型层22及第一应力释放层251。
步骤S13中，N型层22的生长温度为1050℃～1100℃，生长压强100Torr～200Torr。在以上条件下生长得到的N型层质量较好。
其中，N型层22的厚度可为2um～4um，其Si掺杂的浓度可为(1～2)×1019cm-3。
如图9所示，第一应力释放层251可包括交替生长的InGaN阱层251a与GaN垒层251b。
可选地，第一应力释放层251的生长温度为800℃～900℃。
InGaN阱层的厚度为1nm～2nm，GaN垒层的厚度为50nm～70nm。
步骤S14：在第一应力释放层的表面进行光刻及刻蚀操作，在第一应力释放层的表面形成凹槽b。
其中，凹槽b的个数密度可为5×107cm-2～2×108cm-2。
完成步骤S14后的外延片的结构示意图可如图10所示，第一应力释放层251的表面形成有凹槽b。
可选地，凹槽b在外延片的生长方向上的深度可为50nm～100nm。有利于载流子在外延片的内部的传输。
进一步的，该方法还包括：对刻蚀完成之后的外延片进行清洗。
步骤S15：在第一应力释放层上依次生长第二应力释放层及有源层。
完成步骤S15后的外延片的结构示意图可如图11所示，第一应力释放层251上依次生长第二应力释放层252及有源层21。
其中第二应力释放层252包括交替生长的InGaN阱层与GaN垒层。第二应力释放层252在温度为750℃～850℃及压强为200Torr～300Torr的生长条件下进行生长。
可选地，第二应力释放层252的厚度可为500nm～700nm，InGaN阱层与GaN垒层的周期可为6。在本发明的其他实施例中，InGaN阱层与GaN垒层的周期也可设置为5或者9或者10，本发明对此不做限制。
步骤S15中，有源层21可包括交替生长的InGaN阱层211与GaN垒层212，有源层21与第二应力释放层252的生长温度与生长环境的压强均相同，有源层21的总厚度可设置为100nm～120nm，有源层21中InGaN阱层211与GaN垒层222的周期可为9～10。
步骤S16：在第二应力释放层上生长第一电子阻挡层、低温P型GaN层及第二电子阻挡层。
完成步骤S16之后的外延片的结构如图12所示，P型半导体3的第一部分可包括第一电子阻挡层321、低温P型GaN层323及第二电子阻挡层322。其中，第一电子阻挡层321、低温P型GaN层323及第二电子阻挡层322包括于电子阻挡层32。
在步骤S16中，第一电子阻挡层321的生长温度可为750℃～850℃。生长压力可为100Torr～500Torr。铝原子密度为1×1019cm-3～3×1020cm-3。
低温p型GaN层323的生长温度可为850℃～920℃。生长压力可为100Torr-500Torr。Mg掺杂浓度控制在5×1019cm-3～1.5×1020cm-3。
第二电子阻挡层322的生长温度可为750℃～850℃。生长压力可为100Torr～500Torr。铝原子密度为1×1019cm-3～3×1020cm-3。
在以上条件下进行生长得到的第一电子阻挡层321、低温P型GaN层323及第二电子阻挡层322的质量较好。
步骤S17：在第二电子阻挡层上生长高温P型GaN层。
完成步骤S17之后的外延片结构示意图如图13所示。
其中，高温p型GaN层33的生长温度可为920℃～1000℃。生长压力可为400Torr～800Torr。Mg掺杂浓度控制在5×1019cm-3～1.5×1020cm-3。在这种条件下，得到的高温p型GaN层远离衬底的质量较好。
需要说明的是，以上的N型半导体2及P型半导体3的第一部分与第二部分所包括的外延结构仅用于对本发明做进一步的解释说明，对本发明并不构成限制。
可选地，在本实施例中，外延层采取有机金属化学气相沉积法(MOCVD)进行生长。
可选地，在本实施例中，外延片的生长过程中以三甲基镓(TMGa)、三乙基镓(TEGa)、三甲基铝(TMAl)、三甲基铟(TMIn)和氨气(NH3)分别作为Ga、Al、In和N源，以上四种化合有良好的扩散效果，并且易分解留下所需元素。
同时，本实施例中，以硅烷(SiH4)作为N型掺杂剂，二茂镁(CP2Mg)作为P型掺杂剂，这两种掺杂剂扩散效果较好。
以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种发光二极管的外延片，其特征在于，所述外延片包括衬底及依次设置在所述衬底上的N型半导体及P型半导体，所述P型半导体与所述N型半导体的交界面包括多个在垂直于衬底的方向上朝向所述衬底凹陷的凹陷区域，所述凹陷区域通过光刻及刻蚀形成，所述凹陷区域的纵截面为梯形，
所述N型半导体或所述P型半导体包括有源层，所述N型半导体包括N型层和应力释放层，所述N型层、所述应力释放层和所述有源层沿所述外延片的生长方向依次设置在所述衬底上，所述N型层为N型GaN层，所述P型半导体包括高温P型GaN层，所述有源层包括交替生长的阱层与垒层，所述阱层为InGaN阱层，所述垒层为GaN垒层，所述阱层与所述垒层的交界面和所述P型半导体与所述N型半导体的交界面平行相对设置，所述P型半导体与所述N型半导体的交界面与所述衬底的表面之间的最大距离和所述P型半导体与所述N型半导体的交界面与所述衬底的表面之间的最小距离之差为所述有源层总厚度的30％～40％，
所述应力释放层包括交替生长的阱层与垒层，所述应力释放层中阱层的厚度在外延片的生长方向上逐渐变薄，所述应力释放层中GaN垒层的厚度在外延片的生长方向上逐渐变厚。
2.根据权利要求1所述的外延片，其特征在于，所述P型半导体包括电子阻挡层，所述有源层及所述电子阻挡层沿所述外延片的生长方向依次设置，所述有源层与所述电子阻挡层的交界面和所述有源层的阱层与所述有源层的垒层的交界面平行相对设置。
3.根据权利要求2所述的外延片，其特征在于，所述电子阻挡层包括第一电子阻挡层、第二电子阻挡层和设置在所述第一电子阻挡层与所述第二电子阻挡层之间的低温P型GaN层，所述第一电子阻挡层、所述低温P型GaN层及所述第二电子阻挡层沿所述外延片的生长方向依次设置在所述有源层上。
4.根据权利要求1～3任一项所述的外延片，其特征在于，在垂直于所述衬底的方向上，所述P型半导体与所述N型半导体的交界面与所述衬底之间的最大距离和所述P型半导体与所述N型半导体的交界面与所述衬底表面之间的最小距离之差为2nm～1000nm。
5.根据权利要求1～3任一项所述的外延片，其特征在于，所述多个凹陷区域规则分布在所述P型半导体与所述N型半导体的交界面上。
6.根据权利要求1所述的外延片，其特征在于，最靠近所述衬底的N型层的表面与所述衬底平行。
7.一种发光二极管的外延片的制备方法，其特征在于，所述制备方法包括：
提供一衬底；
在所述衬底上生长N型半导体，所述N型半导体包括N型层与应力释放层；
在所述N型半导体上生长P型半导体，所述P型半导体包括高温P型GaN层；
其中，所述P型半导体与所述N型半导体的交界面包括多个在垂直于衬底的方向上朝向所述衬底凹陷的凹陷区域，
所述N型半导体或所述P型半导体包括有源层，所述N型层、所述应力释放层和所述有源层沿所述外延片的生长方向依次设置在所述衬底上，所述有源层包括交替生长的阱层与垒层，所述阱层为InGaN阱层，所述垒层为GaN垒层，所述阱层与所述垒层的交界面和所述P型半导体与所述N型半导体的交界面平行相对设置，所述P型半导体与所述N型半导体的交界面与所述衬底的表面之间的最大距离和所述P型半导体与所述N型半导体的交界面与所述衬底的表面之间的最小距离之差为所述有源层总厚度的30％～40％，
所述应力释放层包括交替生长的阱层与垒层，所述应力释放层中阱层的厚度在外延片的生长方向上逐渐变薄，所述应力释放层中GaN垒层的厚度在外延片的生长方向上逐渐变厚。
8.根据权利要求7所述的制备方法，其特征在于，所述在所述衬底上生长N型半导体，包括：
在所述衬底上生长所述N型半导体的第一部分；
在所述N型半导体的第一部分上形成多处凹槽；
在所述N型半导体的第一部分上生长所述N型半导体的第二部分；
在所述N型半导体的第二部分上生长所述P型半导体。
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