CN108417557B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN108417557B
CN108417557B CN201810083321.0A CN201810083321A CN108417557B CN 108417557 B CN108417557 B CN 108417557B CN 201810083321 A CN201810083321 A CN 201810083321A CN 108417557 B CN108417557 B CN 108417557B
Authority
CN
China
Prior art keywords
wiring
contact plug
semiconductor device
slit
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810083321.0A
Other languages
English (en)
Other versions
CN108417557A (zh
Inventor
菅长利文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN108417557A publication Critical patent/CN108417557A/zh
Application granted granted Critical
Publication of CN108417557B publication Critical patent/CN108417557B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明的目的是改善半导体器件的操作特性。半导体器件具有形成在半导体衬底上方的接触插塞、耦合到接触插塞的上表面的金属布线以及形成在金属布线中的狭缝。此外，在平面图中的X方向上，接触插塞形成在金属布线的端部处，并且狭缝形成在与接触插塞分开的位置处。在金属布线端部处的上表面的边缘与狭缝的上表面之间的在X方向上的距离大于或等于接触插塞的上表面在X方向上的第一插塞直径并且小于或等于所述第一插塞直径的两倍。

Description

半导体器件
相关申请的交叉引用
这里通过参考并入2017年2月10日提交的日本专利申请No.2017-023321的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体器件，并且可以优选地用于具有通过例如镶嵌工艺形成的金属布线的半导体器件。
背景技术
日本未审查专利申请公开No.2002-343861描述了一种半导体集成电路，其中位于与接触插塞的下表面相对的端部处的接触插塞的上表面从层间绝缘膜的主表面突出，并且电容器下电极以其中心偏离的方式布置在接触插塞的上部部分处，以覆盖接触插塞的突出部。
发明内容
伴随着大规模集成(LSI)电路的微加工，难以确保通过镶嵌工艺形成的金属布线与位于金属布线的端部处的接触插塞之间的接触面积，并且半导体器件的操作特性由于接触电阻的增加而不利地恶化。
其他问题和新颖特征从说明书和附图的描述中将变得显而易见。
根据一个实施例的半导体器件具有形成在半导体衬底上方的接触插塞、耦合到接触插塞的上表面的金属布线以及形成在金属布线中的狭缝。此外，在平面图中的第一方向上，接触插塞形成在金属布线的端部处，并且狭缝形成在与接触插塞分开的位置处。金属布线的端部处的上表面的边缘与狭缝的上表面之间的在第一方向上的距离等于或大于接触插塞的上表面在第一方向上的第一直径的两倍或更小。
根据一个实施例，可以改善半导体器件的操作特性。
附图说明
图1是根据实施例的半导体器件的横截面图；
图2A是示出根据实施例的设计金属布线和设计接触插塞的平面图，图2B是示出根据实施例的最终金属布线的上表面和最终接触插塞的上表面的平面图，图2C是沿着图2B的线A-A'截取的横截面图；
图3A是示出根据实施例的第一修改示例的设计金属布线和设计接触插塞的平面图，图3B是示出根据实施例的第一修改示例的最终金属布线的上表面和最终接触插塞的上表面的平面图；
图4A是示出根据实施例的第二修改示例的设计金属布线和设计接触插塞的平面图，图4B是示出根据实施例的第二修改示例的最终金属布线的上表面和最终接触插塞的上表面的平面图；以及
图5A是示出根据比较示例的设计金属布线和设计接触插塞的平面图，图5B是示出根据比较示例的最终金属布线和最终接触插塞的横截面图。
具体实施方式
将使用以下实施例来描述本发明，同时为了方便起见，必要时将本发明划分成多个部分或实施例。但是，除了特别指定的情况之外，这些部分或实施例彼此不是无关的，而是一个部分或实施例作为另一部分或实施例的修改示例、应用、详细说明或补充说明的一部分或者全部。此外，在以下的实施例中，在说明书提及元件数目(包括件数、数值、量、范围等)的情况下，该数目不限于该特定数目，而是可以比该特定数目更大或更小，除特别指定的情况之外或除原则上明显限于该特定数目的情况之外。
此外，除了特别指定的情况或原则上显然被认为是必需的情况以外，构成元件(包括基本步骤等)在下面的实施例中不一定是必需的。同样，在下面的实施例中，当说明书提及构成元件的形状或位置关系时，除了特别指定的情况或者明显的原则上认为不接近或相似的情况之外，本发明包括形状等基本接近或相似的构成元件。数量等(包括件数、数值、量、范围等)也是如此。
在下文中，将基于附图详细描述实施例。需要说明的是，在所有附图中，具有相同功能的部件后面附有相同或相应的附图标记，以便于解释实施例，并且将省略其重复说明。此外，在存在多个类似部件(部分)的情况下，符号被添加到一般标记以在一些情况下显示个别或特定部分。此外，除了需要说明的情况之外，在以下实施例中原则上不重复对相同或相似部分的说明。
另外，为了容易观察实施例中使用的附图，即使在横截面图的情况下，也有时省略阴影。此外，即使在平面图的情况下，为了容易查看附图，在某些情况下也会添加阴影。
此外，各部分的尺寸在横截面图和平面图中与实际的装置没有关联，为了容易理解附图，在某些情况下将特定的部分相对放大。另外，即使在横截面图与平面图相关联的情况下，为了容易理解附图，在某些情况下也将特定部分相对放大。
另外，在以下的实施例中，在提及氮化硅的情况下，不仅包含Si3N4，还包含与氮化硅相似的组成(例如偏离化学计量组成的组成)。此外，当提及氧化硅时，不仅包括SiO2，而且还包括与氧化硅类似的组成(例如偏离化学计量组成的组成)。其他材料类似地包括类似的组合物(例如，偏离化学计量组成的组合物)。此外，在下面的实施例中，氮化硅被描述为“SiN”，而氧化硅被描述为“SiO2”。其他材料类似地使用化学符号来描述。例如，有时将铜称为“Cu”，钨称为“W”，硅称为“Si”，钛称为“Ti”，钽称为“Ta”，氮化钛称为“TiN”，氮化钽称为“TaN”。
此外，在下面的实施例中，X方向、Y方向和Z方向被用作用于解释的方向。X方向是金属布线的布线宽度方向，Y方向是金属布线的布线长度方向。X方向和Y方向彼此正交，并且是构成水平面的方向。Z方向是垂直于水平面的方向。
(问题的细节)
由于根据本实施例的金属布线的特性和效果被认为是更清楚的，所以将首先使用图5A和图5B来描述由本发明人发现的对通过镶嵌工艺形成的金属布线的改进空间。图5A是示出根据比较示例的设计金属布线和设计接触插塞的平面图。图5B是示出根据比较示例的最终金属布线和最终接触插塞的横截面图，并且对应于沿着图5A的线B-B'截取的横截面图。
使用图5A和图5B描述的金属布线MRa和MRb是通过单镶嵌方法形成并且电耦合到位于下层中的接触插塞(也被称为插塞、插塞电极、嵌入式插塞等)PL的布线。例如，金属布线MRa和MRb对应于稍后将描述的图1所示的半导体器件中的第一层布线M1。
同时，当实际形成金属布线MRa和MRb以及接触插塞PL时，设计形状和最终形状可以彼此不同。例如，平面图中的接触插塞PL的设计形状是四边形。但是，在实际形成接触插塞PL时，接触插塞PL在平面图中的最终形状变为圆形，因为接触插塞PL所嵌入的连接孔CT1的角部由于圆化现象而变圆。此外，例如，难以垂直处理金属布线MRa和MRb所嵌入的布线槽LT1以及接触插塞PL所嵌入的连接孔CT1。当实际形成布线槽LT1和连接孔CT1时，其侧壁是倾斜的。
因此，图5A在平面图中示出了设计金属布线MRa和MRb以及设计接触插塞PL，并且图5B在横截面图中示出了最终金属布线MRa和MRb以及最终接触插塞PL。
应注意，设计金属布线MRa、MRb在平面图中的侧面位置，在横截面图中基本与最终金属布线MRa、MRb在Z方向(与金属布线MRa和MRb的上表面垂直的方向)上的侧面中间位置一致。因此，图5A所示的金属布线MRa和MRb可以被认为是通过在Z方向的中间位置处平面切割图5B所示的金属布线MRa和MRb而获得的视图。同样地，平面图中的设计接触插塞PL的侧面位置，在横截面图中基本与最终接触插塞PL在Z方向(与接触插塞PL的上表面垂直的方向)上的侧面中间位置一致。因此，图5A中所示的接触插塞PL可以被看作是通过在Z方向上的中间位置处平面切割图5B所示的接触插塞PL而获得的视图。
此外，每个尺寸是指设计尺寸和最终尺寸。但是，除非另有说明，否则每个尺寸指代最终尺寸。
如图5A和图5B所示，形成层间绝缘膜IF1以覆盖形成在半导体衬底SUB的主表面上的半导体元件(未示出)，并且形成与半导体元件等电耦合的接触插塞PL，而接触插塞PL从层间绝缘膜IF1的上表面贯通至下表面。接触插塞PL使用导电膜来配置，该导电膜嵌入在连接孔CT1内部并且主要由例如W制成，该连接孔CT1形成在层间绝缘膜IF1中。
此外，在层间绝缘膜IF1上依次形成停止绝缘膜IF2和其上形成布线的绝缘膜IF3。停止绝缘膜IF2是具有作为防止Cu扩散的保护膜的功能的材料。绝缘膜IF3是具有绝缘和分隔金属布线MRa和MRb的功能的材料。
电耦合到接触插塞PL的金属布线MRa和MRb通过镶嵌工艺形成，同时从绝缘膜IF3的上表面贯通到停止绝缘膜IF2的下表面。金属布线MRa和MRb使用导电膜来配置，该导电膜嵌入在布线槽LT1内部并且主要由例如Cu制成，该布线槽LT1形成在停止绝缘膜IF2和绝缘膜IF3中。
然而，由镶嵌工艺形成的金属布线MRa和MRb具有下文所述的改进空间。
即，随着金属布线MRa和MRb的布线宽度增加，布线槽LT1的侧壁沿着形成有金属布线MRa和MRb的布线长度方向(Y方向)的最终锥角倾向于增加。此外，由于在布线宽度方向(X方向)上彼此相邻的金属布线MRa和金属布线MRb之间的分隔部分接近隔离图案，所以光刻聚焦深度减小，并且分隔部分在布线宽度方向上的宽度的最终尺寸倾向于大于设计尺寸。
因此，在具有大布线宽度和在布线宽度方向上相邻的小宽度的分隔部分的金属布线MRa中，沿着布线长度方向的侧表面的最终锥角增大(图5B所示的问题1)并且在布线宽度方向上相邻的分隔部分的最终宽度增加(图5B中所示的问题2)。特别是在金属布线MRa的设计布线宽度例如为175nm左右或更大时，并且在布线宽度方向上与金属布线MRa相邻的分隔部分的设计宽度例如为大约60nm至70nm时，上述问题1和2显著出现。应该注意，在半导体器件中只能使用具有小布线宽度的金属布线MRb。然而，在这种情况下，寄生电阻不利地增加。为了降低寄生电阻，需要具有大布线宽度的金属布线MRa。
如上所述，随着沿金属布线MRa的布线长度方向的侧壁的最终锥角增加，并且在布线宽度方向上与金属布线MRa相邻的分隔部分的最终宽度增加，当接触插塞PL形成在布线宽度方向上的金属布线MRa的端部处时，金属布线MRa和接触插塞PL之间的接触面积减小，从而增加接触电阻。根据本发明人进行的研究，虽然接触插塞PL的上表面与金属布线MRa之间的设计接触面积为100％，但接触插塞PL的上表面与金属布线MRa之间的最终接触面积在一些情况下只有约30％。因此，有可能存在开路故障。因此，设计了金属布线MRa的结构以解决上述实施例中的问题1和2，并且确保金属布线MRa与接触插塞PL之间的接触面积。
(实施例)
<半导体器件的结构>
将使用图1来描述根据实施例的半导体器件的结构的示例。图1是根据实施例的半导体器件的横截面图。尽管在半导体器件中形成诸如场效应晶体管、电阻元件和电容元件的各种半导体元件，但是在本实施例中例示了CMIS(互补金属绝缘体半导体)器件。在下文中，配置CMIS器件的n沟道型MISFET(金属绝缘体半导体场效应晶体管)缩写为nMIS，并且p沟道型MISFET缩写为pMIS。
如图1所示，半导体器件具有由单晶硅制成的半导体衬底(被称为晶片的在平面图中为基本上圆形的薄半导体板)SUB，并且有源区通过元件分隔部分STI来限定，元件分隔部分STI是通过将绝缘膜嵌入形成在其主表面中的隔离槽而获得。
在半导体衬底SUB中的形成nMIS的区域(nMIS形成区域)处形成p型阱PW，并且在半导体衬底SUB中的形成pMIS的区域(pMIS形成区域)处形成n型阱NW。
在半导体衬底SUB的主表面(p型阱PW和n型阱NW中的每一个的表面)上形成栅极绝缘膜GI，在nMIS形成区域的栅极绝缘膜GI上形成nMIS的栅极电极GEn，并且在pMIS形成区域的栅极绝缘膜GI上形成pMIS的栅极电极GEp。栅极绝缘膜GI可以是例如通过热氧化方法形成的SiO2膜，并且栅极电极GEn和GEp可以是通过例如CVD(化学气相沉积)方法形成的多晶Si膜。用于降低电阻的硅化物层可以形成在每个多晶Si膜的表面上。此外，栅极电极GEn和GEp形成为从有源区域延伸到元件隔离部分STI上。
在nMIS的栅极电极GEn和pMIS的栅极电极GEp的每个侧壁上形成侧壁间隔物SW。侧壁间隔物SW可以是例如SiO2膜或SiN膜。而且，作为源极/漏极的n型半导体区域DRn跨沟道区域形成在nMIS的栅极电极GEn的两侧上的p型阱PW中。类似地，作为源极/漏极的p型半导体区域DRp跨沟道区域形成在pMIS的栅极电极GEp的两侧上的n型阱NW中。nMIS的源极/漏极和pMIS的源极/漏极中的每一个可以具有所谓的LDD(轻掺杂漏极)结构。
用层间绝缘膜IF1覆盖nMIS和pMIS，并且在层间绝缘膜IF1中形成连接孔CT1，该连接孔CT1到达n型半导体区域DRn、p型半导体区域DRp、栅极电极GEn和GEp等。层间绝缘膜IF1可以是例如SiO2膜，并且其表面通过回刻蚀方法或CMP(化学机械抛光)方法被平坦化。
在各连接孔CT1的内部形成使用主要由例如W制成的导电膜配置的接触插塞PL。具体而言，在各连接孔CT1的侧表面和底表面上形成由例如Ti、Ta、TiN、TaN等制成的阻挡金属膜，主要由W制成的导电膜通过阻挡金属膜嵌入在各连接孔CT1中。当在实施例中提及接触插塞PL时，包括阻挡金属膜和导电膜。
在层间绝缘膜IF1上，顺序地形成停止绝缘膜IF2和其上形成布线的绝缘膜IF3。
停止绝缘膜IF2是当对绝缘膜IF3进行开槽处理时用作刻蚀停止层的膜，并且使用具有相对于绝缘膜IF3的刻蚀选择比的材料。此外，停止绝缘膜IF2具有作为用于防止配置第一层布线M1的Cu的扩散的保护膜的功能。停止绝缘膜IF2可以是例如通过等离子体CVD方法形成的SiN膜，并且绝缘膜IF3可以是通过例如等离子体CVD方法形成的SiO2膜。
布线槽LT1形成在停止绝缘膜IF2和绝缘膜IF3中。在布线槽LT1的内部形成使用例如主要由Cu制成的导电膜配置的第一层布线M1。具体而言，在各布线槽LT1的侧表面和底表面上形成由例如Ti、Ta、TiN、TaN等构成的阻挡金属膜，并且主要由Cu制成的导电膜通过阻挡金属膜嵌入在各布线槽LT1内部。当实施例中提及第一层布线M1时，包括阻挡金属膜和导电膜。
第一层布线M1由所谓的单镶嵌方法形成，例如可以通过以下的制造方法来形成。首先，在包括布线槽LT1的内部的半导体衬底SUB的主表面上形成阻挡金属膜。接下来，在通过CVD方法或溅射方法在阻挡金属膜上形成Cu的晶种层之后，通过使用电镀方法在晶种层上形成Cu镀膜，并且布线槽LT1的内部被嵌入有Cu镀膜。接着，通过CMP方法去除除布线槽LT1内部以外的Cu镀膜、晶种层、阻挡金属膜的过剩部分，而仅在布线槽LT1内部留下Cu镀膜、晶种层和阻挡金属膜。相应地，可以形成第一层布线M1。应该注意，主要由Cu制成的金属不仅可以通过电镀方法形成，而且可以通过CVD方法、溅射方法或飞溅回流方法来形成。
在根据实施例的半导体器件中，在具有例如约175nm或更大的设计布线宽度的第一层布线M1中形成狭缝SL，并且在狭缝SL的内部形成停止绝缘膜IF2和绝缘膜IF3，其细节将在下面的<根据实施例的金属布线的特征和效果>(参见图2A和图2B)中描述。
在第一层布线M1和绝缘膜IF3上依次形成帽绝缘膜IF4、层间绝缘膜IF5、停止绝缘膜IF6和其中形成布线槽的绝缘膜IF7。
帽绝缘膜IF4是当对层间绝缘膜IF5进行开孔处理时用作刻蚀停止的膜，并且使用相对于层间绝缘膜IF5具有刻蚀选择比的材料。此外，帽绝缘膜IF4具有作为用于防止配置第二层布线M2的Cu的扩散的保护膜的功能。帽绝缘膜IF4可以是例如通过等离子体CVD方法形成的SiN膜，并且层间绝缘膜IF5可以是低k膜，例如，通过例如等离子体CVD方法形成的SiON膜。
停止绝缘膜IF6是在对绝缘膜IF7进行开槽处理时用作刻蚀阻挡的膜，并且使用相对于层间绝缘膜IF5和绝缘膜IF7具有刻蚀选择比的材料。停止绝缘膜IF6可以是例如通过等离子体CVD方法形成的SiN膜，并且绝缘膜IF7可以是低k膜，例如，通过例如等离子体CVD方法形成的SiON膜。
在帽绝缘膜IF4、层间绝缘膜IF5和停止绝缘膜IF6中形成连接孔CT2，并且在绝缘膜IF7中形成布线槽LT2。在连接孔CT2和布线槽LT2内部形成使用例如主要由Cu制成的导电膜配置的第二层布线M2。将作为上层布线的第二层布线M2耦合到作为下层布线的第一层布线M1的连接部件与第二层布线M2一体地形成。具体而言，在连接孔CT2和布线槽LT2中每一个的侧表面和底表面上形成由例如Ti、Ta、TiN、TaN等制成的阻挡金属膜，并且主要由Cu制成的导电膜通过阻挡金属膜嵌入在连接孔CT2和布线槽LT2中每一个的内部。当在实施例中提及第二层布线M2时，包括阻挡金属膜和导电膜。
第二层布线M2通过所谓的双镶嵌方法形成，并且可以通过例如以下制造方法形成。首先，在包括连接孔CT2和布线槽LT2中每一个的内部的半导体衬底SUB的主表面上形成阻挡金属膜。接下来，在通过CVD方法或溅射方法在阻挡金属膜上形成Cu晶种层之后，通过使用电镀方法在晶种层上形成Cu镀膜，并且连接孔CT2和布线槽LT2中每一个的内部被嵌入有Cu镀膜。接着，通过CMP方法去除除连接孔CT2和布线槽LT2内部以外的Cu镀膜、晶种层、阻挡金属膜的过剩部分，而仅在连接孔CT2和布线槽LT2内部留下Cu镀膜、晶种层和阻挡金属膜。相应地，可以形成第二层布线M2。应该注意，主要由Cu制成的金属不仅可以通过电镀方法形成，而且可以通过CVD方法、溅射方法或飞溅回流方法来形成。
在第二层布线M2上进一步形成多层布线。图1例示了其中形成第三层至第六层布线M3、M4、M5和M6的半导体器件。此外，钝化膜PF形成在第六层布线M6上，用于防止湿气和杂质从外部侵入并抑制α射线的透射。
<根据实施例的金属布线的特征和效果>
将使用图2A、图2B和图2C来描述根据实施例的金属布线的特征和效果。图2A是示出根据实施例的设计金属布线和设计接触插塞的平面图。图2B是示出根据实施例的最终金属布线的上表面和最终接触插塞的上表面的平面图。图2C是沿着图2B的线A-A'截取的横截面图。
使用图2A、图2B和图2C描述的金属布线MLa和MLb是通过单镶嵌方法形成并且电耦合到位于下层中的接触插塞PL的布线，并且对应于例如在图1示出的半导体器件中的第一层布线M1。
与比较示例类似，当实际形成金属布线MLa和MLb以及接触插塞PL时，设计形状和最终形状可以彼此不同。例如，平面图中的接触插塞PL的设计形状是四边形。但是，在实际形成接触插塞PL时，因为接触插塞PL所嵌入到的连接孔CT1的角部由于圆化现象而变圆，所以接触插塞PL在平面图中的最终形状为圆形。此外，例如，难以垂直处理金属布线MLa和MLb所嵌入到的布线槽LT1以及接触塞PL所嵌入到的连接孔CT1。当布线槽LT1和连接孔CT1实际形成时，其侧壁是倾斜的。
相应地，图2A在平面图中示出了设计金属布线MLa和MLb以及设计接触插塞PL，图2B在平面图中示出了最终金属布线MLa和MLb以及最终接触插塞PL的上表面，图2C在横截面图中示出了最终金属布线MLa和MLb以及最终接触插塞PL。
应注意，设计金属布线MLa、MLb在平面图中的侧面位置与最终金属布线MLa、MLb在横截面图中Z方向(与金属布线MLa、MLb的上表面垂直的方向)的侧面中间位置基本一致。因此，图2A中所示的金属布线MLa和MLb可以被认为是通过在Z方向上的中间位置处平面切割图2C所示的金属布线MLa和MLb而获得的视图。同样地，在平面图中设计接触插塞PL的侧面位置与在横截面图中最终接触插塞PL在Z方向(与接触插塞PL的上表面垂直的方向)上的侧面中间位置大致一致。因此，图2A所示的接触插塞PL可以看作是通过在Z方向上的中间位置处平面切割图2C所示的接触插塞PL获得的视图。
此外，每个尺寸意味着设计尺寸和最终尺寸。但是，除非另有说明，否则每个尺寸是指最终尺寸。
如图2A、图2B和图2C所示，层间绝缘膜IF1形成为覆盖形成在半导体衬底SUB的主表面上的半导体元件(未示出)，并且形成电耦合到半导体元件等的接触插塞PL，而该接触插塞PL从层间绝缘膜IF1的上表面贯通至下表面。接触插塞PL使用导电膜配置，所述导电膜嵌入在层间绝缘膜IF1中形成的连接孔CT1内部并且主要由例如W制成。
此外，在层间绝缘膜IF1上依次形成停止绝缘膜IF2和其上形成布线的绝缘膜IF3。
停止绝缘膜IF2是具有作为用于防止Cu扩散的保护膜的功能的材料，并且可以是例如SiN膜、SiC膜、SiCN膜、SiOC膜或SiOCH膜。备选地，停止绝缘膜IF2可以是例如包含有机物质的SiN膜、包含有机物质的SiC膜、包含有机物质的SiCN膜、包含有机物质的SiOC膜、包含有机物质的SiOCH膜、主要由有机物质构成的膜或者主要由含有SiO的有机物质制成的膜。
绝缘膜IF3是具有绝缘和分隔金属布线MLa和MLb的功能的材料，并且可以是其中包含孔以减小布线之间的电容的膜。绝缘膜IF3可以是例如SiO2膜、SiOCH膜或SiOC膜。备选地，绝缘膜IF3可以是例如包含有机物质的SiO2膜、包含有机物质的SiOCH膜、包含有机物质的SiOC膜、HSQ(氢化倍半氧硅烷)膜、MSQ(甲基倍半硅氧烷)膜、有机聚合物膜或使用环状有机硅胶原材料的分子孔膜。
电耦合到接触插塞PL的金属布线MLa和MLb通过镶嵌工艺形成，同时从绝缘膜IF3的上表面贯通到停止绝缘膜IF2的下表面。金属布线MLa和MLb使用导电膜配置，所述导电膜嵌入在形成于停止绝缘膜IF2和绝缘膜IF3中的布线槽LT1内部并且主要由例如Cu制成。
金属布线MLa和金属布线MLb在X方向(布线宽度方向或第一方向)上跨由停止绝缘膜IF2和绝缘膜IF3的层叠膜形成的分隔部分而彼此相邻。分隔部分的上表面在X方向上的最终宽度比每个金属布线MLa、MLb的上表面在X方向上的宽度小，并且小于或等于接触插塞PL的上表面在X方向上的最终尺寸(后面将描述的第一插塞直径P1)，并且例如为70nm或更小。此外，金属布线MLa，MLb在与X方向正交的Y方向(布线长度方向或第二方向)上延伸，并且每个金属布线MLa、MLb的厚度例如为大约90nm至140nm。
根据实施例的金属布线MLa电耦合到位于下层的接触插塞PL，并且接触插塞PL在平面图中沿X方向位于金属布线MLa的一端处。
如图2B所示，接触插塞PL的上表面在X方向上的最终尺寸被假定为第一插塞直径(第一直径)P1，并且接触插塞PL的上表面在Y方向上的最终尺寸被假定为第二插塞直径(第二直径)P2。这里，第一插塞直径P1被定义为在X方向上与接触插塞PL的上表面的两侧接触的两条平行线之间的最长距离。此外，第二插塞直径P2被定义为在X方向上与接触插塞PL的上表面的两侧接触的两条平行线之间的最长距离。第一插塞直径P1例如是70nm或更小。
在图2B中，接触插塞PL的第一插塞直径P1和第二插塞直径P2是相同的。然而，接触插塞PL的第一插塞直径P1和第二插塞直径P2可以彼此不同。此外，金属布线MLa的上表面在X方向上的一端与另一端之间的最终布线宽度L1为第一插塞直径P1的2.5倍或更大，并且例如为175nm或更大。
此外，根据实施例，在金属布线MLa中形成狭缝SL。狭缝SL是在平面图中由金属布线MLa包围的区域，并且是留有停止绝缘膜IF2和绝缘膜IF3的区域。此外，在X方向上与金属布线MLa的布置接触插塞PL的一侧的端部分开的位置处形成狭缝SL。应该注意的是，狭缝SL理想地形成在不与接触插塞PL重叠的位置处。
如图2B所示，金属布线MLa的布置有接触插塞PL的一侧上的端部处的上表面的边缘与狭缝SL的上表面之间的在X方向上的最终距离L2大于或等于第一插塞直径P1并且小于或等于第一插塞直径PL的2倍，并且例如为70μm以上且140nm以下。
将狭缝SL的上表面在X方向上的最终尺寸(狭缝宽度)设为第一狭缝尺寸S1，将狭缝SL的上表面在Y方向上的最终尺寸(狭缝长度)设为第二狭缝尺寸S2。第一狭缝尺寸S1等于或大于第一插塞直径P1。此外，第二狭缝尺寸S2是第二插塞直径P2的2.5倍或更大，并且例如是175nm或更大。
如上所述，狭缝SL在X方向上与金属布线MLa的布置接触插塞PL的一侧上的端部分开的位置处形成，并且因此具有小布线宽度的区域被设置在金属布线MLa的一部分中。如图2A所示，在金属布线MLa的一端与狭缝SL之间在X方向上具有小布线宽度的区域可以被假设为设计伪布线宽度(以下称为伪布线宽度)LA2，并且伪布线宽度LA2自然比X方向上的金属布线MLa的一端与另一端之间的设计布线宽度LA1小。
随着金属布线MLa的设计布线宽度LA1增加，布线槽LT1的其中形成有金属布线MLa的沿着Y方向的侧壁的最终锥角倾向于增加。然而，通过形成狭缝SL来形成具有伪布线宽度LA2的小布线宽度的区域，并且因此布线槽LT1的侧壁的最终锥角可以在该区域中被减小。即，在具有伪布线宽度LA2的小布线宽度的区域(形成有狭缝SL的区域)中金属布线MLa的沿着Y方向的侧表面的最终锥角变得小于在具有设计布线宽度LA1的大布线宽度的区域中金属布线MLa沿着Y方向的侧表面的最终锥角。
此外，随着在X方向上彼此相邻的金属布线MLa和金属布线MLb之间的分隔部分接近隔离图案，光刻聚焦深度减小，并且分隔部分在X方向上的宽度的最终尺寸倾向于大于设计尺寸。然而，狭缝SL通过形成狭缝SL而用作分隔部分，并且可以消除隔离图案。因此，可以避免光刻聚焦深度的减小，并且分隔部分在X方向上的宽度的最终尺寸可以等于或接近其设计尺寸。
因此，即使在金属布线MLa具有大布线宽度和在X方向上相邻的小宽度的分隔部分的情况下，也形成狭缝SL，并且在具有伪布线宽度LA2的小布线宽度的区域中金属布线MLa在Y方向上的侧表面的最终锥角也变小。此外，分隔部分在X方向上的宽度的最终尺寸等于或接近其设计尺寸。
如图2C所示，金属布线MLa沿Y方向的最终侧表面是倾斜的，使得金属布线MLa在X方向上的布线宽度从金属布线MLa的上表面到下表面减小。然而，由于形成了狭缝SL，所以接触插塞PL的上表面的一半以上可以与金属布线MLa接触，在具有伪布线宽度LA2的小布线宽度的区域中金属布线MLa在Y方向上的侧表面的最终锥角变小，并且此外，分隔部分在X方向上的宽度的最终尺寸变得等于或接近其设计尺寸。
此外，当在停止绝缘膜IF2和绝缘膜IF3中形成布线槽LT1时，调节在层间绝缘膜IF1中形成的凹陷的深度(凹陷量)，使得接触插塞PL的上表面比金属布线MLa的下表面的位置更靠近金属布线MLa的上表面侧。因此，即使接触插塞PL的侧表面的一部分也能够与金属布线MLa接触。
如上所述，即使在金属布线MLa具有大布线宽度和在X方向上相邻的小宽度的分隔部分的情况下，也在金属布线MLa的一部分中形成狭缝SL，以在具有伪布线宽度LA2的小布线宽度的区域中布置接触插塞PL。由此，能够确保金属布线MLa与接触插塞PL之间的接触面积。因此，可以减小金属布线MLa与接触插塞PL之间的接触电阻，并且可以改善半导体器件的操作特性。
应注意，狭缝SL在平面图中的设计形状理想的是四边形(矩形)，但并不特别限定于此。
(第一修改示例)
将使用图3A和图3B来描述根据实施例的第一修改示例的金属布线。图3A是示出根据实施例的第一修改示例的设计金属布线和设计接触塞的平面图。图3B是示出根据实施例的第一修改示例的最终金属布线的上表面和最终接触插塞的上表面的平面图。
根据上述实施例的金属布线MLa和根据第一修改示例的金属布线ML1a具有不同的布线形状。然而，由于其他配置几乎相同，因此将描述不同点。
如图3A和图3B所示，根据第一修改示例的金属布线ML1a在平面图中沿着Y方向的面向金属布线ML1b的一端处具有在X方向上突出的突出部分(凸部)PR，并且位于下层中的接触插塞PL电耦合到突出部分PR中的金属布线ML1a在X方向上的一端。突出部分PR的上表面在X方向上的最终长度例如等于或小于接触插塞PL的上表面在X方向上的最终尺寸(第一插塞直径P1)。此外，金属布线ML1a在X方向上与金属布线ML1b相邻，同时夹着分隔部分。突出部分PR与金属布线ML1b之间的分隔部分的上表面的最终宽度等于或小于接触插塞PL的上表面在X方向上的最终尺寸(第一插塞直径P1)，并且例如是70nm或更小。
在突出部分PR中，金属布线ML1a的沿着Y方向的侧表面的最终锥角增加(问题1)，并且在X方向上与金属布线ML1a相邻的分隔部分的最终宽度增加(问题2)。另外，存在如下问题：形成金属布线ML1a时的光致抗蚀剂图案的刻蚀缩回量可能将增加，并且此外由于圆化的影响而使角部容易被刮落。因此，可以想象，与没有上述突出部分PR的金属布线MLa的情况相比，金属布线ML1a和接触插塞PL之间的接触面积被更多地减小。
但是，即使在具有突出部分PR的金属布线ML1a中，也在X方向上与金属布线ML1a的突出部分PR的端部分开的位置处形成狭缝SL。通过形成狭缝SL可以提供具有小布线宽度的伪区域。应注意，狭缝SL期望地被形成在平面图中与接触插塞PL不重叠的位置处。
如图3B所示，在X方向上金属布线ML1a的突出部分PR的端部处的上表面的边缘与狭缝SL的上表面之间的最终距离L2等于或大于第一插塞直径P1并且小于或等于第一插塞直径P1的两倍，并且例如是70μm以上且140nm以下。
将狭缝SL的上表面在X方向上的最终尺寸(狭缝宽度)假设为第一狭缝尺寸S1，将狭缝SL的上表面在Y方向上的最终尺寸(狭缝长度)假设为第二狭缝尺寸S2。第一狭缝尺寸S1等于或大于第一插塞直径P1。此外，第二狭缝尺寸S2是第二插塞直径P2的2.5倍或更大，并且例如是175nm或更大。
如上所述，即使在金属布线ML1a具有大布线宽度、在X方向上相邻的小宽度的分隔部分和突出部分PR的情况下，也形成狭缝SL，并且金属布线ML1a的侧表面在Y方向上的最终锥角在具有小布线宽度的伪区域中变小。此外，分隔部分在X方向上的宽度的最终尺寸变得等于或接近其设计尺寸。因此，即使形成金属布线ML1a时的抗蚀剂图案的刻蚀缩回量在突出部分PR中增大，并且此外由于圆化的影响而使角部被刮落，也可以确保金属布线ML1a和接触插塞PL之间的接触面积。因此，可以减小金属布线ML1a与接触插塞PL之间的接触电阻。
(第二修改示例)
将使用图4A和图4B描述根据实施例的第二修改示例的金属布线。图4A是示出根据实施例的第二修改示例的设计金属布线和设计接触插塞的平面图。图4B是示出根据实施例的第二修改示例的最终金属布线的上表面和最终接触插塞的上表面的平面图。
根据上述实施例的金属布线MLa和根据第二修改示例的金属布线ML2a具有不同的狭缝布置。然而，由于其他配置几乎相同，因此将描述不同点。
如图4A和图4B所示，在根据第二修改示例的金属布线ML2a中，沿Y方向以预定间隔形成多个狭缝SL。尽管位于下层中的接触插塞PL在平面图中沿X方向电耦合到金属布线ML2a的一端，但形成在Y方向上相邻的狭缝SL之间的间隔的部分位于接触插塞PL的沿X方向的延长线上。因此，能够防止接触插塞PL和狭缝SL在平面图中彼此重叠。此外，金属布线ML2a在X方向上与金属布线ML2b相邻同时夹着分隔部分。分隔部分的上表面在X方向上的最终宽度等于或小于接触插塞PL的上表面在X方向上的最终尺寸(第一插入直径P1)，并且例如是70纳米或更小。
如图4B所示，在Y方向上彼此相邻的狭缝SL的上表面之间的最终间隔SA等于或大于第一插塞直径P1，并且小于或等于第一插塞直径P1的两倍。另外，在金属布线ML2a的布置接触插塞PL的一侧上的端部处的上表面的边缘与各狭缝SL的上表面之间的在X方向上的最终距离L2等于或大于第一插塞直径P1并且小于或等于第一插塞直径P1的两倍，并且例如是70μm以上并且140nm以下。
当将每个狭缝SL的上表面在X方向上的最终尺寸(狭缝宽度)假设为第一狭缝尺寸S1时，第一狭缝尺寸S1等于或大于第一插塞直径P1。
如上所述，即使在具有大布线宽度和在X方向上相邻的小宽度的分隔部分的金属布线ML2a中形成狭缝SL，金属布线ML2a在Y方向上的侧表面的最终锥角也变小，而且分隔部分在X方向上的宽度的最终尺寸变为等于或接近于其设计尺寸。另外，由于可以防止接触插塞PL和狭缝SL在平面图中彼此交叠，因此可以防止由狭缝SL引起的金属布线ML2a和接触插塞PL之间的接触电阻的减小。
上面已经根据实施例具体地描述了发明人做出的发明。然而，显然本发明不限于上述实施例，并且可以在不脱离其主旨的情况下进行各种改变。

Claims (16)

1.一种半导体器件，包括：
接触插塞，形成在半导体衬底上方；
第一布线，耦合到所述接触插塞的上表面；和
狭缝，形成在所述第一布线中，并且在顶视图中被所述第一布线包围，
其中所述接触插塞形成在所述第一布线的端部处，并且所述狭缝形成在顶视图中在第一方向上与所述接触插塞分开的位置处，
其中在所述第一方向上的所述第一布线的所述端部的边缘与所述狭缝的在所述接触插塞侧上的边缘之间的距离大于或等于顶视图中在所述第一方向上的所述接触插塞的上表面的第一直径且小于或等于所述第一直径的两倍，以及
其中在所述狭缝中不存在布线。
2.根据权利要求1所述的半导体器件，
其中所述第一布线的侧表面倾斜，使得所述第一布线在所述第一方向上的宽度从所述第一布线的上表面向所述第一布线的下表面减小，以及
其中所述接触插塞的上表面的一半以上与所述第一布线接触。
3.根据权利要求2所述的半导体器件，
其中所述第一布线的下表面形成至比所述接触插塞的上表面低的位置，以及
其中所述接触插塞的每个侧表面的一部分与所述第一布线接触。
4.根据权利要求1所述的半导体器件，
其中顶视图中所述狭缝在与所述第一方向正交的第二方向上的长度至少是顶视图中所述接触插塞的上表面在所述第二方向上的第二直径的2.5倍。
5.根据权利要求1所述的半导体器件，
其中所述第一布线的侧表面倾斜，使得所述第一布线在所述第一方向上的宽度从所述第一布线的上表面向所述第一布线的下表面减小，
其中所述接触插塞的上表面的一半以上与所述第一布线接触，
其中顶视图中所述狭缝在与所述第一方向正交的第二方向上的长度至少是顶视图中所述接触插塞的上表面在所述第二方向上的第二直径的2.5倍，
其中所述第一布线的侧表面具有在所述第一方向上形成所述狭缝的第一区域和在所述第一方向上未形成所述狭缝的第二区域，以及
其中所述第一区域中的所述第一布线的侧表面的倾斜度小于所述第二区域中的所述第一布线的侧表面的倾斜度。
6.根据权利要求1所述的半导体器件，
其中所述第一布线的上表面在所述第一方向上的宽度至少是所述第一直径的2.5倍。
7.根据权利要求1所述的半导体器件，
其中所述第一直径是70nm或更小。
8.根据权利要求1所述的半导体器件，
其中顶视图中所述狭缝在所述第一方向上的宽度等于或大于所述第一直径。
9.根据权利要求1所述的半导体器件，
其中所述第一布线具有在所述第一方向上从所述第一布线的端部突出的突出部分，以及
其中所述接触插塞耦合到所述突出部分中的所述第一布线。
10.根据权利要求9所述的半导体器件，
其中所述突出部分的上表面在所述第一方向上的长度等于或小于所述第一直径。
11.根据权利要求1所述的半导体器件，还包括：
第一绝缘膜，形成在所述半导体衬底上方；
接触孔，形成在所述第一绝缘膜中并到达所述半导体衬底；
第二绝缘膜，形成在所述第一绝缘膜上方；和
布线槽，形成在所述第二绝缘膜中，
其中所述接触插塞通过将第一导电膜嵌入所述接触孔而形成，
其中所述第一布线通过将第二导电膜嵌入所述布线槽中而形成，以及
其中所述狭缝是其中所述第二绝缘膜保留的区域，并且是在平面图中由所述第二导电膜围绕的区域。
12.根据权利要求11所述的半导体器件，
其中所述第一导电膜包含钨，以及
其中所述第二导电膜包含铜。
13.根据权利要求1所述的半导体器件，
其中还设置有第二布线，所述第二布线在所述第一方向上通过分隔部分面对所述第一布线的端部并且形成在与所述第一布线相同的层中，并且
其中所述第二布线的上表面的宽度小于所述第一布线的上表面的宽度，并且大于在所述第一方向上的所述第一布线的上表面和所述第二布线的上表面之间的距离。
14.根据权利要求1所述的半导体器件，
其中还设置有第二布线，所述第二布线在所述第一方向上通过分隔部分面对所述第一布线的端部并且形成在与所述第一布线相同的层中，以及
其中在所述第一方向上所述第一布线的上表面与所述第二布线的上表面之间的距离为70nm或更小。
15.根据权利要求1所述的半导体器件，
其中在平面图中沿着与所述第一方向正交的第二方向以第一间隔形成多个狭缝，并且形成所述第一间隔的部分位于所述接触插塞的在所述第一方向上的延长线上。
16.根据权利要求15所述的半导体器件，
其中在顶视图中在所述第二方向上相邻的狭缝之间的距离大于或等于在所述第二方向上的所述接触插塞的上表面的第二直径并且小于或等于所述第二直径的两倍。
CN201810083321.0A 2017-02-10 2018-01-29 半导体器件 Active CN108417557B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017023321A JP2018129481A (ja) 2017-02-10 2017-02-10 半導体装置
JP2017-023321 2017-02-10

Publications (2)

Publication Number Publication Date
CN108417557A CN108417557A (zh) 2018-08-17
CN108417557B true CN108417557B (zh) 2023-08-18

Family

ID=60673488

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810083321.0A Active CN108417557B (zh) 2017-02-10 2018-01-29 半导体器件

Country Status (6)

Country Link
US (1) US10418327B2 (zh)
EP (1) EP3361503A1 (zh)
JP (1) JP2018129481A (zh)
KR (1) KR20180092825A (zh)
CN (1) CN108417557B (zh)
TW (1) TW201841331A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10679936B2 (en) * 2017-09-28 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. MIM structure
CN111640757A (zh) * 2020-03-23 2020-09-08 福建省晋华集成电路有限公司 存储器及其形成方法
US11658041B2 (en) * 2020-05-28 2023-05-23 Applied Materials, Inc. Methods of modifying portions of layer stacks

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0845808A2 (en) * 1996-11-28 1998-06-03 Nec Corporation Multilayer wiring structure including via holes
JP2001358215A (ja) * 2000-06-16 2001-12-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN101661900A (zh) * 2008-08-26 2010-03-03 株式会社瑞萨科技 半导体器件及其制造方法
CN103021978A (zh) * 2011-09-22 2013-04-03 上海华虹Nec电子有限公司 集成电路芯片上供封装的焊垫结构
CN104576511A (zh) * 2013-10-28 2015-04-29 华邦电子股份有限公司 内连线的制作方法及内连线结构

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4172004A (en) * 1977-10-20 1979-10-23 International Business Machines Corporation Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
US5420078A (en) * 1991-08-14 1995-05-30 Vlsi Technology, Inc. Method for producing via holes in integrated circuit layers
JP2853719B2 (ja) * 1992-06-08 1999-02-03 日本電気株式会社 半導体装置
JPH07273195A (ja) * 1994-03-30 1995-10-20 Nec Corp 半導体装置
JPH09199587A (ja) * 1996-01-12 1997-07-31 Nec Corp 半導体装置
KR19980019046A (ko) * 1996-08-29 1998-06-05 고사이 아키오 연마용 조성물 및 이의 용도(Abrasive composition and use of the same)
JP4228418B2 (ja) 1998-07-30 2009-02-25 沖電気工業株式会社 半導体装置
JP2002343861A (ja) 2001-05-21 2002-11-29 Mitsubishi Electric Corp 半導体集積回路およびその製造方法
TWI246138B (en) 2003-09-08 2005-12-21 Realtek Semiconductor Corp Method for checking via density in IC layout
JP2008205032A (ja) 2007-02-16 2008-09-04 Renesas Technology Corp 半導体装置
EP3809451A1 (en) * 2013-11-08 2021-04-21 Renesas Electronics Corporation Semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0845808A2 (en) * 1996-11-28 1998-06-03 Nec Corporation Multilayer wiring structure including via holes
JP2001358215A (ja) * 2000-06-16 2001-12-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN101661900A (zh) * 2008-08-26 2010-03-03 株式会社瑞萨科技 半导体器件及其制造方法
CN103021978A (zh) * 2011-09-22 2013-04-03 上海华虹Nec电子有限公司 集成电路芯片上供封装的焊垫结构
CN104576511A (zh) * 2013-10-28 2015-04-29 华邦电子股份有限公司 内连线的制作方法及内连线结构

Also Published As

Publication number Publication date
US20180233402A1 (en) 2018-08-16
US10418327B2 (en) 2019-09-17
CN108417557A (zh) 2018-08-17
TW201841331A (zh) 2018-11-16
JP2018129481A (ja) 2018-08-16
KR20180092825A (ko) 2018-08-20
EP3361503A1 (en) 2018-08-15

Similar Documents

Publication Publication Date Title
US8664769B2 (en) Semiconductor device
JP6009152B2 (ja) 半導体装置の製造方法
JP5731904B2 (ja) 半導体装置及び半導体装置の製造方法
US7242094B2 (en) Semiconductor device having capacitor formed in multilayer wiring structure
KR100364589B1 (ko) 반도체 장치 및 그 제조방법
US9362318B2 (en) Method of manufacturing a semiconductor device
CN108417557B (zh) 半导体器件
US20190081032A1 (en) Semiconductor device
US20150008524A1 (en) Integrated circuit device structure and fabrication method thereof
US20150349134A1 (en) Semiconductor device
JP6356536B2 (ja) 半導体装置の製造方法
JP4785623B2 (ja) 半導体装置及びその製造方法
US9870996B1 (en) Semiconductor device and method of fabricating the same
JP5241159B2 (ja) 半導体装置
JP2006134939A (ja) 半導体装置
JP2006344959A (ja) 半導体集積回路装置およびその製造方法
JP2005175252A (ja) 半導体装置
US8823112B2 (en) Semiconductor device having mixedly mounted components with common film layers and method of manufacturing the same
JP2008130918A (ja) 半導体装置及び半導体装置の製造方法
JP2008098448A (ja) 半導体装置およびその製造方法
TW201503325A (zh) 積體電路元件構造及其製法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant