CN108398838B - 影像显示装置、影像显示装置驱动控制电路及其驱动方法 - Google Patents

影像显示装置、影像显示装置驱动控制电路及其驱动方法 Download PDF

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Abstract

影像显示装置包括：一像素阵列，包括多个像素、多条数据线与多条栅极线，这些像素形成于这些数据线与这些栅极线的交叉处；多个源极驱动器，耦接至像素阵列的数据线，以输出多个数据信号给这些像素；多个栅极驱动器，耦接至像素阵列的栅极线，输出多个栅极信号到这些栅极线；以及一驱动控制电路，耦接至像素阵列、源极驱动器与栅极驱动器，该驱动控制电路检测栅极线中是否有一缺陷栅极线，以及，当检测到该缺陷栅极线时，驱动控制电路输出一检测信号至源极驱动器与栅极驱动器。栅极驱动器延迟该缺陷栅极线及之后的其余栅极线的各自的栅极信号输出时间，使得该缺陷栅极线及之后的其余栅极线的各自的开启时间完全不重叠于至少前一条栅极线的开启时间。

Description

影像显示装置、影像显示装置驱动控制电路及其驱动方法
技术领域
本发明有关于一种影像显示装置、影像显示装置的驱动控制电路及其驱动方法。
背景技术
低温多晶硅(Low Temperature Poly-silicon；简称LTPS)是新一代薄膜晶体管液晶显示器(TFT-LCD)的制造流程。相较于传统非晶硅显示器，LTPS具有反应速度较快、高亮度、高解析度与低耗电量等优点。
LTPS面板采用多路复用器设计(MUX)，能有效减少面板底部边框宽度，使得荧幕可视范围扩大，减少面板厚度，使外观更加极致轻薄。
然而，如果面板的某一条栅极线上的像素有缺陷，则当该条栅极线与上一条栅极线同时开启时，在数据线浮动期间，由于缺陷像素跟共同电压(COM)之间短路，使得该缺陷像素形成暗点，则在上一条栅极线上的像素将会通过数据线而短路于形成暗点的缺陷像素，形成2连暗点或多连暗点。
故而，业界正在努力解决多连暗点的缺点，以提升面板品质。
发明内容
根据本申请一实施例，提出一种影像显示装置，其包括：一像素阵列，包括多个像素、多条数据线与多条栅极线，所述多个像素形成于所述多个数据线与所述多个栅极线的交叉处；多个源极驱动器，耦接至该像素阵列的所述多个数据线，以输出多个数据信号给所述多个像素；多个栅极驱动器，耦接至该像素阵列的所述多个栅极线，并输出多个栅极信号到所述多个栅极线；以及一驱动控制电路，耦接至该像素阵列、所述多个源极驱动器与所述多个栅极驱动器，该驱动控制电路检测所述多个栅极线中是否有一缺陷栅极线，以及，当检测到该缺陷栅极线时，该驱动控制电路输出一检测信号至所述多个源极驱动器与所述多个栅极驱动器。所述多个栅极驱动器延迟该缺陷栅极线及之后的其余栅极线的各自的栅极信号输出时间，使得该缺陷栅极线及之后的其余栅极线的各自的开启时间完全不重叠于至少前一条栅极线的一开启时间。
根据本申请另一实施例，提出一种影像显示装置的驱动方法，该影像显示装置包括一像素阵列，以及耦接至该像素阵列的多个源极驱动器与多个栅极驱动器，该驱动方法包括：检测该影像显示装置的多条栅极线中是否有一缺陷栅极线；当检测到该缺陷栅极线时，输出一检测信号至所述多个源极驱动器与所述多个栅极驱动器；由所述多个栅极驱动器延迟该缺陷栅极线及之后的其余栅极线的各自的栅极信号输出时间，使得该缺陷栅极线及之后的其余栅极线的各自的开启时间完全不重叠于至少前一条栅极线的一开启时间。
附图说明
为了对本发明的上述及其它方面有更好的了解，下文特举实施例，并配合附图详细说明如下：
图1显示根据本申请一实施例的影像显示装置的示意图。
图2(现有技术)显示现有技术所导致的2连暗点。
图3显示根据本申请一实施例中，调整栅极线的栅极信号输出时间，以解决2连暗点。
图4(现有技术)显示现有技术所导致的3连暗点。
图5显示根据本申请另一实施例中，调整栅极线的栅极信号输出时间，以解决3连暗点。
附图标记列表
100：影像显示装置 110：像素阵列
120_1-120_X：源极驱动器
130_1-130_(Y+1)、130_(Y+2)：栅极驱动器
140：驱动控制电路 141：检测电路
142：存储器 143：控制电路
P1-P9：像素
D(X)R、D(X)G、D(X)B：数据线
G(Y)、G(Y+1)、G(Y+2)：栅极线
SW(X)R、SW(X)G、SW(X)B：开关
CNR、CNG、CNB：控制信号
COM：共同电压 DE：检测信号
T1-T9：时序
具体实施方式
本说明书的技术用语均参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。本公开的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本技术领域普通技术人员可选择性地实施任一实施例中的部分或全部的技术特征，或者选择性地将这些实施例中的部分或全部的技术特征加以组合。
现请参照图1，其显示根据本申请一实施例的影像显示装置100的示意图。影像显示装置100包括：像素阵列110、多个源极驱动器(SD)、多个栅极驱动器(GD)与驱动控制电路140。驱动控制电路140包括：检测电路141、存储器142与控制电路143。
像素阵列110包括多个像素、多条数据线与多条栅极线。所述多个像素形成于所述多个数据线与所述多个栅极线的交叉处。如图1所示，像素P1-P9分别形成于所述多个数据线D(X)R、D(X)G、D(X)B，与所述多个栅极线G(Y)、G(Y+1)、G(Y+2)的交叉处，其中，X与Y分别为正整数。显示于图1的像素个数、数据线个数与栅极线个数只是用于方便说明，并非用于限制本申请。
所述多个源极驱动器(source driver，SD)120_1-120_X…耦接至像素阵列110的所述多个数据线，以输出数据信号给所述多个像素。例如，源极驱动器120_X可通过数据线D(X)R、D(X)G、D(X)B而分别送出红色数据信号、绿色数据信号与蓝色数据信号给所述多个像素。
所述多个栅极驱动器(gate driver，GD)130_1-130_(Y+1)、130_(Y+2)…耦接至像素阵列110的所述多个栅极线，输出多个栅极信号到所述多个栅极线，以决定是否开启所述多个像素。
驱动控制电路140耦接至像素阵列110、所述多个源极驱动器与所述多个栅极驱动器。驱动控制电路140的控制电路143耦接至检测电路141与存储器142。
此外，在本申请一实施例中，像素阵列110还包括多个开关，用以形成多路复用功能。为方便起见，图1只显示出3个开关SW(X)R、SW(X)G、SW(X)B，但应当认为本申请并不受限于此。如图1所示，开关SW(X)R、SW(X)G、SW(X)B分别耦接至数据线D(X)R、D(X)G、D(X)B。开关SW(X)R、SW(X)G、SW(X)B受控于控制信号CNR、CNG与CNB。当开关SW(X)R开启时，源极驱动器120_X可将红色数据信号通过数据线D(X)R而送至像素；同样地，当开关SW(X)G开启时，源极驱动器120_X可将绿色数据信号通过数据线D(X)G而送至像素；以及当开关SW(X)B开启时，源极驱动器120_X可将蓝色数据信号通过数据线D(X)B而送至像素。
2连暗点的形成原因及解决方式：
现请参照图2(现有技术)，其显示如果在栅极线G(Y+1)上的某一像素(假设是P4)出现缺陷时，所导致的2连暗点，其中，栅极线的预充电时间为1个周期，1个周期代表栅极线的数据写入时间。如图2所示，在时序T1时，由于栅极线G(Y)与栅极线G(Y+1)为同时开启，且由于所有开关SW(X)R、SW(X)G、SW(X)B均为关闭，故而，连接至缺陷像素P4的数据线D(X)R处于浮接。此时，缺陷像素P4跟共同电压COM之间形成短路，使得缺陷像素P4成为暗点，而在时序T1期间内，像素P1(跟缺陷像素P4同样耦接至数据线D(X)R，且位于前一条栅极线G(Y)，在此假设扫描方向是从上至下)也会通过处于浮接的数据线D(X)R与缺陷像素P4，而短路于共同电压COM，使得像素P1也成为暗点(虽然像素P1的物理结构并没有缺陷)，故而形成2连暗点(像素P1与P4)。
在本申请实施例中，在开机之后，对像素阵列110进行充电(充电时间可能为数个帧(frame，画框))。如果在像素阵列110中存在有缺陷像素，则在相对应的栅极线上，驱动控制电路140的检测电路141可以检测到明显大电流，并将检测结果传送至控制电路143。回应于此检测结果，控制电路143将有大电流的栅极线编号(如G(Y+1))记录于存储器142之内。
之后，控制电路143可将检测信号DE(其指示有缺陷像素的栅极线编号(如G(Y+1))传送至所有源极驱动器与所有栅极驱动器，并由所有源极驱动器与所有栅极驱动器将有缺陷像素的栅极线编号(如G(Y+1)储存于所有源极驱动器与所有栅极驱动器的各自的内部存储器内。
请参照图3，其显示根据本申请一实施例中，调整栅极线的栅极信号输出时间，以解决2连暗点，其中，预充电时间的时间长度等于数据写入时间的时间长度，均为1个周期。
当栅极驱动器130_(Y+1)要送出栅极信号给栅极线G(Y+1)时，由于栅极驱动器130_(Y+1)已知栅极线G(Y+1)上有至少一个像素有缺陷(但并不知道是哪一个像素有缺陷)，故而，栅极驱动器130_(Y+1)延迟栅极线G(Y+1)的栅极信号输出时间(至少延迟1个周期，在此以1个周期为例做说明，但应知本申请并不受限于此)，使得栅极线G(Y+1)的开启时间完全不重叠于前一条栅极线G(Y)的开启时间，如图3所示。亦即，栅极线G(Y+1)的栅极信号输出时间(或者说预充电时间)由原本的时序T2延后1个周期至时序T3。经延后之后，栅极线G(Y+1)的开启时间完全不重叠于前一条栅极线G(Y)的开启时间。故而，当数据线D(X)R处于浮接时，即便是栅极线G(Y+1)的缺陷像素(如像素P4)被开启且短路于共同电压COM而成为暗点，前一条栅极线G(Y)上的所有像素也不会通过栅极线G(Y+1)的缺陷像素(如像素P4)而短路于共同电压COM，因为此时的前一条栅极线G(Y)上的所有像素已被关闭。故而，将不会如同现有技术那样形成2连暗点。
另外，在本申请实施例中，不只是存在缺陷像素的栅极线(称为缺陷栅极线)(如G(Y+1))的栅极信号输出时间延后1个周期，在缺陷栅极线后的所有其余栅极线(如G(Y+2)等)的栅极信号输出时间亦要延后1个周期，如图3所示。栅极线G(Y+2)的栅极信号输出时间(或者说预充电时间)由原本的时序T3延后1个周期至时序T4，其余可依此类推。
此外，在图3的实施例中，由于将缺陷栅极线及之后的其余栅极线的各自的栅极信号输出时间延后，故而，所有的源极驱动器送出数据信号给该缺陷栅极线及其后的所述多个栅极线的时间点也要延后(如1个周期)。在此，可由源极驱动器送出虚拟数据来达成。如图3中，原本所有的源极驱动器要在时序T3至T4之间送出数据信号给栅极线G(Y+1)上的所述多个像素，但为解决多连暗点，在时序T3至T4之间，所有源极驱动器可送出虚拟数据给栅极线G(Y+1)上的所述多个像素，且在时序T4至T4’之间，所有源极驱动器才送出真正的数据信号给栅极线G(Y+1)上的所述多个像素。
3连暗点：
现请参照图4(现有技术)，其显示如果在栅极线G(Y+2)上的某一像素(假设是P7)出现缺陷时，所导致的3连暗点，其中，栅极线的预充电时间为2个周期。如图4所示，在时序T5时，由于栅极线G(Y)、G(Y+1)与栅极线G(Y+2)为同时开启，且由于所有开关SW(X)R、SW(X)G、SW(X)B均为关闭，故而，连接至缺陷像素P7的数据线D(X)R处于浮接。此时，缺陷像素P7跟共同电压COM之间形成短路，使得缺陷像素P7成为暗点，而在时序T5期间内，像素P1、P4(跟缺陷像素同样耦接至数据线D(X)R，且位于前二条栅极线G(Y)与前一条栅极线G(Y+1)，在此假设扫描方向是从上至下)也会通过处于浮接的数据线D(X)R与缺陷像素P7，而短路于共同电压COM，使得像素P1与P4也成为暗点(虽然像素P1与P4的物理结构并没有缺陷)，故而形成3连暗点。
请参照图5，其显示根据本申请另一实施例中，调整栅极线的栅极信号输出时间，以解决3连暗点，其中，预充电时间的时间长度等于2个周期。
当栅极驱动器130_(Y+2)要送出栅极信号给栅极线G(Y+2)时，由于栅极驱动器130_(Y+2)已知栅极线G(Y+2)有至少一个像素有缺陷(但并不知道是哪一个像素有缺陷)，故而，栅极驱动器130_(Y+2)延迟栅极线G(Y+2)的栅极信号输出时间延后2个周期，使得栅极线G(Y+2)的开启时间完全不重叠于前一条栅极线G(Y+1)与前二条栅极线G(Y)的开启时间，如图5所示。亦即，栅极线G(Y+2)的栅极信号输出时间(或者说预充电时间)由原本的时序延后(至少延迟2个周期，在此以2个周期为例做说明，但应知本申请并不受限于此)。经延后之后，栅极线G(Y+2)的开启时间完全不重叠于前一条栅极线G(Y+1)与前二条栅极线G(Y)的开启时间。故而，当数据线D(X)R处于浮接时，即便是栅极线G(Y+2)的缺陷像素(如像素P7)被开启且短路于共同电压COM，前一条栅极线G(Y+1)与前二条栅极线G(Y)上的所有像素也不会通过栅极线G(Y+2)的缺陷像素(如像素P7)而短路于共同电压COM，因为此时的前一条栅极线G(Y+1)与前二条栅极线G(Y)上的所有像素已被关闭。
另外，在本申请图5的实施例中，不只是存在缺陷像素的缺陷栅极线(如G(Y+2))的栅极信号输出时间延后2个周期，在缺陷栅极线后的所有栅极线(如G(Y+3)等)(未示出)的栅极信号输出时间亦要延后2个周期，其余可依此类推。
相同地，在图5的实施例中，由于将缺陷栅极线及之后的其余栅极线的各自的栅极信号输出时间延后，故而，所有的源极驱动器送出数据信号给该缺陷栅极线及其后的所述多个栅极线的时间点也要延后2个周期。在此，可由源极驱动器送出虚拟数据来达成。如第5图中，原本所有的源极驱动器要在时序T6至T7之间送出数据信号给栅极线G(Y+2)上的所述多个像素，但为解决多连暗点，在时序T6至T8之间，所有源极驱动器可送出虚拟数据给栅极线G(Y+2)上的所述多个像素，且在时序T8至T9之间，所有源极驱动器才送出真正的数据信号给栅极线G(Y+2)上的所述多个像素。
本申请并不受限于上述2个实施例，在本申请其它可能实施例中，当预充电时间的时间长度为数据写入时间的时间长度的Z倍(Z为正整数)时(亦即预充电时间为Z个周期)，如果有一条栅极线上的某一个像素有缺陷，则为避免多连暗点，将该缺陷栅极线(在本申请中，亦可将有缺陷像素的栅极线称为缺陷栅极线)及之后的所有其余栅极线的各自的栅极信号输出时间均往后延迟Z个周期，以使得该缺陷栅极线及之后的其余栅极线的各自的开启时间完全不重叠于前Z条栅极线的开启时间。
虽然在图1中，驱动控制电路140独立于源极驱动器与栅极驱动器之外，但在本申请其它可能实施例中，驱动控制电路140亦可整合于源极驱动器及/或栅极驱动器之内，这同样处于本申请的精神范围内。
由上述可知，在本申请上述实施例中，通过检测出缺陷栅极线，并将缺陷栅极线及之后的所有栅极线的各自的栅极信号输出时间延迟，以使得缺陷栅极线及之后的其余栅极线的各自的开启时间完全不重叠于至少前一条栅极线的一开启时间，以解决多连暗点的缺点。
综上所述，虽然本发明已以实施例披露如上，然而其并非用以限定本发明。本发明所属技术领域中的的一般技术人员，在不脱离本发明的精神和范围内，当可对本发明做出各种的变型与改进。因此，本发明的保护范围当视随附的权利要求书所界定的范围为准。

Claims (15)

1.一种影像显示装置，包括：
一像素阵列，包括多个像素、多条数据线与多条栅极线，所述多个像素形成于所述多个数据线与所述多个栅极线的交叉处；
多个源极驱动器，耦接至该像素阵列的所述多个数据线，以输出多个数据信号给所述多个像素；
多个栅极驱动器，耦接至该像素阵列的所述多个栅极线，并输出多个栅极信号到所述多个栅极线；以及
一驱动控制电路，耦接至该像素阵列、所述多个源极驱动器与所述多个栅极驱动器，该驱动控制电路检测所述多个栅极线中是否存在一缺陷栅极线，以及，当检测到该缺陷栅极线时，该驱动控制电路输出一检测信号至所述多个源极驱动器与所述多个栅极驱动器，
其中，所述多个栅极驱动器延迟该缺陷栅极线及之后的其余栅极线的各自的栅极信号输出时间，使得该缺陷栅极线及之后的其余栅极线的各自的开启时间完全不重叠于至少前一条栅极线的一开启时间。
2.如权利要求1所述的影像显示装置，其中，该像素阵列还包括多个开关，所述多个开关耦接于所述多个源极驱动器与所述多个像素之间，以控制由所述多个源极驱动器所送出的所述多个数据信号是否传送至所述多个像素。
3.如权利要求1所述的影像显示装置，其中，在开机之后，对该像素阵列进行充电，该驱动控制电路根据一电流值来决定所述多个栅极线中是否有该缺陷栅极线存在。
4.如权利要求1所述的影像显示装置，其中，该驱动控制电路记录该缺陷栅极线的一编号，并将该缺陷栅极线的该编号传送至所述多个源极驱动器与所述多个栅极驱动器。
5.如权利要求1所述的影像显示装置，其中，当所述多个栅极线的各自的预充电时间为Z个周期时，所述多个栅极驱动器将该缺陷栅极线及之后的所有其余栅极线的各自的栅极信号输出时间均延迟Z个周期，以使得该缺陷栅极线及之后的其余栅极线的各自的开启时间完全不重叠于前Z条栅极线的各自的开启时间，其中Z为正整数，且1个周期代表所述多个栅极线的各自的数据写入时间。
6.如权利要求1所述的影像显示装置，其中，所述多个源极驱动器送出多个虚拟数据，以延后送出所述多个数据信号给该缺陷栅极线及之后的其余所述多个栅极线。
7.一种影像显示装置的驱动方法，该影像显示装置包括一像素阵列，以及耦接至该像素阵列的多个源极驱动器与多个栅极驱动器，该驱动方法包括：
检测该影像显示装置的多条栅极线中是否有一缺陷栅极线；
当检测到该缺陷栅极线时，输出一检测信号至所述多个源极驱动器与所述多个栅极驱动器；
由所述多个栅极驱动器延迟该缺陷栅极线及之后的其余栅极线的各自的栅极信号输出时间，使得该缺陷栅极线及之后的其余栅极线的各自的开启时间完全不重叠于至少前一条栅极线的一开启时间。
8.如权利要求7所述的驱动方法，其中，该像素阵列还包括多个开关，所述多个开关耦接于所述多个源极驱动器与该像素阵列的多个像素之间，以控制由所述多个源极驱动器所送出的多个数据信号是否传送至所述多个像素。
9.如权利要求7所述的驱动方法，其中，在开机之后，对该像素阵列进行充电，以根据一电流值而决定所述多个栅极线中是否有该缺陷栅极线存在。
10.如权利要求7所述的驱动方法，其中，记录该缺陷栅极线的一编号，并将该缺陷栅极线的该编号传送至所述多个源极驱动器与所述多个栅极驱动器。
11.如权利要求7所述的驱动方法，其中，当所述多个栅极线的各自的预充电时间为Z个周期时，所述多个栅极驱动器将该缺陷栅极线及之后的所有其余栅极线的各自的栅极信号输出时间均延迟Z个周期，以使得该缺陷栅极线及之后的其余栅极线的各自的开启时间完全不重叠于前Z条栅极线的各自的开启时间，其中Z为正整数，且1个周期代表所述多个栅极线的各自的数据写入时间。
12.如权利要求7所述的驱动方法，其中，所述多个源极驱动器送出多个虚拟数据，以延后送出多个数据信号给该缺陷栅极线及之后的其余所述多个栅极线。
13.一种影像显示装置的驱动控制电路，耦接至一像素阵列、多个源极驱动器、多个栅极驱动器，该驱动控制电路包括：
一检测电路，用以检测该像素阵列的多条栅极线中是否有一缺陷栅极线；
一控制电路，耦接至该检测电路，并接收该检测电路的一检测结果，
当该检测电路检测到该缺陷栅极线时，该控制电路输出一检测信号至所述多个源极驱动器与所述多个栅极驱动器，以使得所述多个栅极驱动器延迟该缺陷栅极线及之后的其余栅极线的各自的栅极信号输出时间，其中，该缺陷栅极线及之后的其余栅极线的各自的开启时间完全不重叠于至少前一条栅极线的一开启时间。
14.如权利要求13所述的驱动控制电路，还包括：
一存储器，耦接至该控制电路，该控制电路将该缺陷栅极线的一编号记录于该存储器，并将该缺陷栅极线的该编号传送至所述多个源极驱动器与所述多个栅极驱动器。
15.如权利要求13所述的驱动控制电路，其中，在开机之后，对该像素阵列进行充电，该检测电路根据一电流值来决定所述多个栅极线中是否有该缺陷栅极线存在。
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