CN108369954B - 隧穿场效应晶体管及其制作方法 - Google Patents
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- 230000005641 tunneling Effects 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000002353 field-effect transistor method Methods 0.000 title description 2
- 239000002019 doping agent Substances 0.000 claims abstract description 196
- 239000000758 substrate Substances 0.000 claims abstract description 106
- 230000005669 field effect Effects 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims description 54
- 239000000463 material Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 12
- 238000001259 photo etching Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- -1 boron ion Chemical class 0.000 description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 238000005452 bending Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001439 antimony ion Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
一种隧穿场效应晶体管及其制作方法，该隧穿场效应晶体管包括衬底(10)；设置于衬底(10)上的源区(20)和漏区(30)，源区(20)与漏区(30)之间的区域为沟道(40)，源区(20)与沟道(40)之间形成口袋型区(50)，源区(20)和口袋型区(50)均包含第一类掺杂物，漏区(30)包含第二类掺杂物；栅堆叠层(60)，栅堆叠层(60)设置于源区(20)、口袋型区(50)以及沟道(40)上；侧壁(70)，侧壁(70)设置于栅堆叠层(60)的两侧。该隧穿场效应晶体管，能够减小隧穿场效应晶体管的亚阈值摆幅。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种隧穿场效应晶体管及其制作方法。
背景技术
随着金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)尺寸的不断缩小，器件的功耗问题和可靠性性问题成为制约集成电路发展的重要因素。为了降低集成电路的功耗，隧穿场效应晶体管(Tunnel Field-Effect Transistor，TFET)得到了广泛的研究，在TFET中，载流子以带间隧穿的机制注入沟道中，可以实现比MOSFET更小的亚阈值摆幅(亚阈值摆幅是指晶体管在亚阈值状态下，漏极电流变化一个数量级时所需要的栅极电压的变化量。亚阈值摆幅越小，漏极电流随栅极电压变化越快，晶体管的开关特性越好。)，以使晶体管的供电电压降低，进而显著减小晶体管的功耗。
在线隧穿TFET中，栅极和源区之间有较大的重叠区域，在栅极上施加一定的电压时，在源区区内垂直于栅极的方向发生带间隧穿(称作线隧穿)由于这种隧穿的距离很小，因而线隧穿TFET可以实现较小的亚阈值摆幅和较大的隧穿电流。
然而，由于沟道中的掺杂浓度较小，在一定的栅极偏压下会产生比栅源重叠区更大的能带弯折，因此源区和沟道之间在较小的栅极电压下就会发生能带交叠，产生带间隧穿(称作点隧穿)。虽然点隧穿电流较小，但是点隧穿的开启电压更小，会导致亚阈值区内TFET的隧穿电流随栅极电压变化缓慢，导致亚阈值摆幅增大。
发明内容
本发明实施例公开了一种隧穿场效应晶体管及其制作方法，能够减小隧穿场效应晶体管的亚阈值摆幅。
本发明实施例第一方面公开一种隧穿场效应晶体管，包括：
衬底；
设置于所述衬底上的源区和漏区，所述源区与所述漏区之间的区域为沟道，所述源区与所述沟道之间形成口袋型区，所述源区和所述口袋型区均包含第一类掺杂物，所述漏区包含第二类掺杂物；
栅堆叠层，所述栅堆叠层设置于所述源区以及所述口袋型区以及所述沟道上；
侧壁，所述侧壁设置于所述栅堆叠层的两侧。
本发明实施例通过在源区与沟道之间形成口袋型区(pocket)，从而延缓隧穿场效应晶体管中的点隧穿的产生，可以减小隧穿场效应晶体管的亚阈值摆幅。
可选的，所述隧穿场效应晶体管还包括：
外延层，所述外延层设置于所述源区、所述口袋型区、所述沟道以及所述漏区上；
所述栅堆叠层设置于所述外延层上。
采用外延层可以增大栅源重叠区内的能带弯折，从而减小亚阈值摆幅，增大隧穿电流。
可选的，所述栅堆叠层包括栅介质层和栅极区，所述栅介质层设置于所述外延层上，所述栅极区设置于所述栅介质层上。
在外延层上设置栅介质层和栅极区，栅极偏压透过栅介质层改变外延层中的能带弯折程度，进而影响隧穿电流的大小。
其中，所述隧穿场效应晶体管还包括：
电极，所述电极对应连接所述源区、所述漏区以及所述栅极区，以形成源极、漏极以及栅极。
可选的，所述源区包含的第一类掺杂物的第一掺杂浓度大于所述口袋型区包含的第一类掺杂物的第二掺杂浓度。
当源区的掺杂浓度大于口袋型区的掺杂浓度时，可以抑制源区和沟道之间的隧穿，由于口袋型区的掺杂浓度较小，可以避免口袋型区与沟道之间发生隧穿。
可选的，所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
本发明实施例第二方面公开一种隧穿场效应晶体管的制作方法，包括：
提供衬底；
在所述衬底上的一侧形成源区；
在所述衬底上靠近所述源区的一侧形成口袋型区；
在所述衬底上的另一侧形成漏区，其中，所述源区与所述漏区之间的区域为沟道；
所述源区和所述口袋型区均包含第一类掺杂物，所述漏区包含第二类掺杂物；
在所述源区、所述口袋型区以及所述沟道上形成栅堆叠层；
在所述栅堆叠层的两侧形成侧壁；
在所述栅堆叠层和所述侧壁周围填充低介电常数材料。
本发明实施例通过在源区与沟道之间形成口袋型区，口袋型区(pocket)用于延缓隧穿场效应晶体管中的点隧穿的产生，可以减小隧穿场效应晶体管的亚阈值摆幅。
可选的，在所述“在所述衬底上的另一侧形成漏区”步骤之后，并且在所述“在所述源区、所述口袋型区以及所述沟道上形成栅堆叠层”步骤之前，所述方法还包括：
在所述源区、所述口袋型区、所述沟道以及所述漏区上形成外延层；
在所述外延层上形成所述栅堆叠层。
采用外延层可以增大栅源重叠区内的能带弯折，从而减小亚阈值摆幅，增大隧穿电流。
可选的，所述栅堆叠层包括栅介质层和栅极区，所述“在所述外延层上形成栅堆叠层”步骤包括：
在所述外延层上形成所述栅介质层，在所述栅介质层上形成所述栅极区，并通过光刻定义所述栅堆叠层所在的区域。
其中，所述方法还包括：
对应所述源区、所述漏区以及所述栅极区分别形成源极、漏极以及栅极，所述源极、所述漏极以及所述栅极分别与所述源区、所述漏区以及所述栅极区连接。
可选的，所述“在所述衬底上的一侧形成源区”步骤包括：
在所述衬底上的一个表面形成第一掩膜层；
图案化所述第一掩膜层，移除所述第一掩膜层的一侧，得到图案化后的第一掩膜层，以使所述衬底露出第一预设区域；
在所述第一预设区域按照第一掺杂浓度进行第一类掺杂物掺杂，以形成所述源区。
可选的，所述“在所述衬底上的一侧形成源区”步骤包括：
在所述衬底上的一个表面形成第一掩膜层；
图案化所述第一掩膜层，移除所述第一掩膜层的一侧，得到图案化后的第一掩膜层，以使所述衬底露出第一预设区域；
在所述第一预设区域对所述衬底进行刻蚀，形成第一刻蚀区域；
在所述第一刻蚀区域外延生长包含所述第一类掺杂物的材料，以形成所述源区。
可选的，所述“在所述衬底上靠近所述源区的一侧形成口袋型区”步骤包括：
在所述第一预设区域靠近所述图案化后的第一掩膜层的区域按照第二掺杂浓度进行所述第一类掺杂物掺杂，以形成所述口袋型区。
可选的，所述“在所述衬底上的另一侧形成漏区”步骤包括：
移除所述图案化后的第一掩膜层，在所述衬底上的所述一个表面形成第二掩膜层；
图案化所述第二掩膜层，移除所述第二掩膜层远离所述源区的一侧，得到图案化后的第二掩膜层，以使所述衬底露出第二预设区域，所述第二预设区域与所述第一预设区域没有交叠；
在所述第二预设区域进行第二类掺杂物掺杂，以形成所述漏区。
可选的，所述“在所述衬底上的另一侧形成漏区”步骤包括：
移除所述图案化后的第一掩膜层，在所述衬底上的所述一个表面形成第二掩膜层；
图案化所述第二掩膜层，移除所述第二掩膜层远离所述源区的一侧，得到图案化后的第二掩膜层，以使所述衬底露出第二预设区域，所述第二预设区域与所述第一预设区域没有交叠；
在所述第二预设区域进行对所述衬底进行刻蚀，形成第二刻蚀区域；
在所述第二刻蚀区域外延生长包含所述第二类掺杂物的材料，以形成所述漏区。
可选的，所述“在所述源区、所述口袋型区、所述沟道以及所述漏区上形成外延层”步骤包括：
移除所述图案化后的第二掩膜层，去除所述衬底上的所述一个表面的氧化层，在所述源区、所述口袋型区、所述沟道以及所述漏区上形成所述外延层。
可选的，所述源区包含的第一类掺杂物的第一浓度大于所述口袋型区包含的第一类掺杂物的第二浓度。
当源区的掺杂浓度大于口袋型区的掺杂浓度时，可以抑制源区和沟道之间的隧穿，由于口袋型区的掺杂浓度较小，可以避免口袋型区与沟道之间发生隧穿。
可选的，所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
本发明实施例中，通过在源区与沟道之间形成口袋型区，造成点隧穿的隧穿路径长度增加，从而减小了点隧穿电流，进而可以减小隧穿场效应晶体管的亚阈值摆幅。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例公开的一种隧穿场效应晶体管的剖视图；
图2是本发明实施例公开的一种隧穿场效应晶体管中的能带分布示意图；
图3是本发明实施例公开的另一种隧穿场效应晶体管的剖视图；
图4是本发明实施例公开的一种隧穿场效应晶体管的制作方法的流程示意图；
图5是本发明实施例公开的一种隧穿场效应晶体管的制作方法的流程中提供衬底的示意图；
图6是本发明实施例公开的一种隧穿场效应晶体管的制作方法的流程中形成源区的示意图；
图7是本发明实施例公开的一种隧穿场效应晶体管的制作方法的流程中形成口袋型区的示意图；
图8是本发明实施例公开的一种隧穿场效应晶体管的制作方法的流程中形成漏区的示意图；
图9是本发明实施例公开的一种隧穿场效应晶体管的制作方法的流程中形成栅堆叠层以及侧壁的示意图；
图10是本发明实施例公开的一种隧穿场效应晶体管的制作方法的流程中填充低介电常数材料的示意图；
图11是本发明实施例公开的一种隧穿场效应晶体管的制作方法的流程中形成源极、栅极以及漏极的示意图；
图12是本发明实施例公开的另一种隧穿场效应晶体管的制作方法的流程示意图；
图13是本发明实施例公开的另一种隧穿场效应晶体管的制作方法的流程中形成外延层的示意图；
图14是本发明实施例公开的另一种隧穿场效应晶体管的制作方法的流程中形成栅堆叠层以及侧壁的示意图；
图15是本发明实施例公开的另一种隧穿场效应晶体管的制作方法的流程中填充低介电常数材料的示意图；
图16是本发明实施例公开的另一种隧穿场效应晶体管的制作方法的流程中形成源极、栅极以及漏极的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，图1是本发明实施例公开的一种隧穿场效应晶体管的剖视图。隧穿场效应晶体管1包括衬底10、源区20、漏区30、沟道40、口袋型区50、栅堆叠层60、以及侧壁70，其中，源区20、漏区30、沟道40、口袋型区50、栅堆叠层60、以及侧壁70直接或间接设置在衬底10上。源区20和漏区30设置于衬底10上，源区20与漏区30之间的区域为沟道40，源区20与沟道40之间形成口袋型区50，源区20和口袋型区50均包含第一类掺杂物，漏区30包含第二类掺杂物；栅堆叠层60设置于源区20、口袋型区50以及沟道40上；侧壁70设置于栅堆叠层60的两侧。
本发明实施例中，衬底10可以为硅(Si)衬底。在其他实施方式中，衬底10也可以为锗(Ge)或者硅锗、镓砷等IV族、或者III-V族、或者IV-VI族的二元或三元化合物半导体、绝缘衬底上的硅(Silicon on Insulator，SOI)、或者绝缘衬底上的硅锗中的任意一种。
口袋型区(pocket)50用于延缓隧穿场效应晶体管(Tunnel Field-EffectTransistor，TFET)中的点隧穿的产生，可以减小TFET的亚阈值摆幅。一般而言，口袋型区50的体积远小于源区20的体积。
以下结合图2阐述口袋型区50的工作原理。请参阅图2，图2是本发明实施例公开的一种隧穿场效应晶体管中的能带分布示意图，图2中的实线为没有口袋型区50时，隧穿场效应晶体管的源区(Source)、沟道(Channel)和漏区(Drain)内的能带分布示意图；图2中的虚线为有口袋型区50时，隧穿场效应晶体管的源区(Source)、沟道(Channel)和漏区(Drain)内的能带分布示意图。图2中，横坐标为位置(position)，纵坐标为能量(Energy)，Ec为导带能量，Ev为价带能量，从图2中可以看出，增加口袋型区50之后，沟道内靠近源区的位置的能带弯折减小，造成点隧穿的隧穿路径长度增加(d2>d1)，从而减小了点隧穿电流，进而可以减小隧穿场效应晶体管的亚阈值摆幅。
在一种实施方式中，沟道40的材质与衬底10的材质相同。
在一种实施方式中，源区20可以由以下方式形成：在衬底10上的一个表面上形成第一掩膜层(hard mask)，在衬底10的一个表面上露出未被第一掩膜层覆盖的第一预设区域。掩膜层具有保护其所覆盖的衬底的表面区域不被掺杂的作用，因此，对设置掩膜层的衬底的表面进行掺杂时，被掩膜层覆盖的衬底的表面以及表面以下的部分不会被掺杂，而未被掩膜层覆盖的衬底的表面则由于没有保护而被掺杂。在上述第一预设区域按照第一掺杂浓度掺入第一类型掺杂物，即可形成源区20。
在一种实施方式中，在形成源区20的基础上，口袋型区50可以由以下方式形成：在第一预设区域靠近第一掩膜层的区域按照第二掺杂浓度掺入第一类掺杂物掺杂，以形成口袋型区50。
在一种实施方式中，在形成口袋型区50的基础上，漏区30可以由以下方式形成：在衬底10上的一个表面上形成第二掩膜层，在衬底10的一个表面上露出未被第二掩膜层覆盖的第二预设区域，其中，第二预设区域与第一预设区域没有交叠，在第二预设区域进行第二类掺杂物掺杂，以形成漏区30。
其中，栅堆叠层60可以包括栅介质层601和栅极区602，栅介质层601设置于源区20、口袋型区50以及沟道40上，栅极区602设置于栅介质层601上。栅介质层601可以包括二氧化硅以及氧化铪等高介电常数的电介质。侧壁70可以用于将栅极区602与源区20、漏区30隔离。
在一种实施方式中，源区20包含的第一类掺杂物的第一掺杂浓度大于口袋型区50包含的第一类掺杂物的第二掺杂浓度。当源区20的掺杂浓度大于口袋型区50的掺杂浓度时，可以抑制源区20和沟道40之间的隧穿，由于口袋型区50的掺杂浓度较小，可以避免口袋型区50与沟道40之间发生隧穿。
隧穿场效应晶体管还包括电极，电极对应连接源区20、漏区30以及栅极区602，以形成源极80、漏极90以及栅极100。栅极100和源区20之间有较大的重叠面积，在栅极100上施加一定的偏压，源区20中在垂直于栅极方向会发生带间隧穿。其中，源极80和漏极90周围填充有低介电常数材料110。
可选的，第一类掺杂物为P型掺杂物，第二类掺杂物为N型掺杂物；或者，
第一类掺杂物为N型掺杂物，第二类掺杂物为P型掺杂物。
其中，P型掺杂物可以包括硼离子、BF2中的至少一种；N型掺杂物可以包括磷离子、砷离子、锑离子中的至少一种。当第一类掺杂物为P型掺杂物，第二类掺杂物为N型掺杂物时，即源区20为P型掺杂，漏区30为N型掺杂，此时隧穿场效应晶体管1为N型隧穿场效应晶体管(NTFET)；当第一类掺杂物为N型掺杂物，第二类掺杂物为P型掺杂物时，即源区20为N型掺杂，漏区30为P型掺杂，此时隧穿场效应晶体管1为P型隧穿场效应晶体管(PTFET)。对于NTFET来说，漏区30工作时加载的电压信号为正向偏置电压，源区20工作时加载的电压信号为负向偏置电压。对于PTFET来说，漏区30工作时加载的电压信号为负向偏置电压，源区20工作时加载的电压信号为正向偏置电压。
本发明实施例中，通过在源区20与沟道40之间形成口袋型区50，造成点隧穿的隧穿路径长度增加，从而减小了点隧穿电流，进而可以减小隧穿场效应晶体管的亚阈值摆幅。
请参阅图3，图3是本发明实施例公开的另一种隧穿场效应晶体管的剖视图，图3是在图1的基础上进一步优化得到的，如图3所示，隧穿场效应晶体管1包括衬底10、源区20、漏区30、沟道40、口袋型区50、栅堆叠层60、侧壁70以及外延层120，其中，源区20、漏区30、沟道40、口袋型区50、栅堆叠层60、侧壁70以及外延层120直接或间接设置在衬底10上。源区20和漏区30设置于衬底10上，源区20与漏区30之间的区域为沟道40，源区20与沟道40之间形成口袋型区50，源区20和口袋型区50均包含第一类掺杂物，漏区30包含第二类掺杂物；外延层120设置于源区20、口袋型区50、沟道40以及漏区30上；栅堆叠层60设置于外延层120上；侧壁70设置于栅堆叠层60的两侧。
本发明实施例中，衬底10可以为硅(Si)衬底。在其他实施方式中，衬底10也可以为锗(Ge)或者硅锗、镓砷等IV族、或者III-V族、或者IV-VI族的二元或三元化合物半导体、绝缘衬底上的硅(Silicon on Insulator，SOI)、或者绝缘衬底上的硅锗中的任意一种。侧壁70可以用于保护栅堆叠层60。
口袋型区(pocket)50用于延缓隧穿场效应晶体管(Tunnel Field-EffectTransistor，TFET)中的点隧穿的产生，可以减小TFET的亚阈值摆幅(远小于60mV/dec)。口袋型区50的工作原理请参见上述图2的描述。
外延层120可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic layer deposition，ALD)、分子束外延(Molecular Beam Epitaxy，MBE)等形成，外延层120可以是不掺杂的或者是掺有第二类掺杂物(与漏区30掺入的掺杂物类型相同)。采用外延层可以增大栅源重叠区内的能带弯折，从而减小亚阈值摆幅，增大隧穿电流。
其中，栅堆叠层60可以包括栅介质层601和栅极区602，栅介质层601设置于外延层120上，栅极区602设置于栅介质层601上。
隧穿场效应晶体管还包括电极，电极对应连接源区20、漏区30以及栅极区602，以形成源极80、漏极90以及栅极100。栅极100和源区20之间有较大的重叠面积，在栅极100上施加一定的偏压，源区20和外延层120之间会发生带间隧穿。其中，源极80和漏极90周围填充有低介电常数材料110。
在一种实施方式中，源区20包含的第一类掺杂物的第一掺杂浓度大于口袋型区50包含的第一类掺杂物的第二掺杂浓度。当源区20的掺杂浓度大于口袋型区50的掺杂浓度时，可以抑制源区20和沟道40之间的隧穿，由于口袋型区50的掺杂浓度较小，可以避免口袋型区50与沟道40之间发生隧穿。
可选的，第一类掺杂物为P型掺杂物，第二类掺杂物为N型掺杂物；或者，
第一类掺杂物为N型掺杂物，第二类掺杂物为P型掺杂物。
其中，P型掺杂物可以包括硼离子BF2中的至少一种；N型掺杂物可以包括磷离子、砷离子、锑离子中的至少一种。
图3中的源区20、漏区30和口袋型区50的形成方法与图1相同，此处不再赘述。
本发明实施例中，通过在源区20与沟道40之间形成口袋型区50，造成点隧穿的隧穿路径长度增加，从而减小了点隧穿电流，进而可以减小隧穿场效应晶体管的亚阈值摆幅。
请参阅图4，图4是本发明实施例公开的一种隧穿场效应晶体管的制作方法的流程示意图，如图4所示，该方法包括如下步骤。
401，提供衬底10。
如图5所示，衬底10可以为硅(Si)衬底。在其他实施方式中，衬底10也可以为锗(Ge)或者硅锗、镓砷等IV族、或者III-V族、或者IV-VI族的二元或三元化合物半导体、绝缘衬底上的硅(Silicon on Insulator，SOI)、或者绝缘衬底上的硅锗中的任意一种。
402，在衬底10上的一侧形成源区20。
如图6所示，可以通过离子注入的方式进行掺杂，例如，在衬底10上的一侧形成源区20的方式具体为：在衬底10上的一个表面形成第一掩膜层；图案化第一掩膜层，移除第一掩膜层的一侧，得到图案化后的第一掩膜层(图6中的a)，以使衬底10露出第一预设区域；在第一预设区域按照第一掺杂浓度进行第一类掺杂物掺杂以形成源区20。可以利用光刻定义出第一预设区域的位置，方便对第一预设区域进行掺杂，以形成源区20。
还可以通过刻蚀的方式形成源区，例如，在衬底10上的一个表面形成第一掩膜层；图案化第一掩膜层，移除第一掩膜层的一侧，得到图案化后的第一掩膜层(图6中的a)，以使衬底10露出第一预设区域；在第一预设区域对衬底10进行刻蚀，形成第一刻蚀区域，在第一刻蚀区域外延生长包含第一类掺杂物的材料(其中，源区的材料可以和衬底相同，也可以不同，例如，衬底的材料是Si，源区的材料可以是Si，也可以是SiGe)，以形成源区20。外延生长的同时进行原位掺杂，例如，用化学气相沉积进行外延生长时，则在反应气体中加入第一类掺杂物，形成源区。可以利用光刻定义出第一预设区域的位置，方便对第一预设区域进行掺杂，以形成源区20。
403，在衬底10上靠近源区20的一侧形成口袋型区50。
如图7所示，在衬底10上靠近源区20的一侧形成口袋型区50的方式具体为：在执行步骤402之后，在第一预设区域靠近图案化后的第一掩膜层(图7中的a)的区域按照第二掺杂浓度进行第一类掺杂物掺杂，以形成口袋型区。如图7所示，可以采用一定的倾角在源区20与沟道40的交界处注入第一类掺杂物，以形成口袋型区。
404，在衬底10上的另一侧形成漏区30，源区20与漏区30之间的区域为沟道40；其中，源区20和口袋型区50均包含第一类掺杂物，漏区30包含第二类掺杂物。
如图8所示，可以通过离子注入的方式对漏区进行掺杂，例如，在衬底10上的另一侧形成漏区30的方式具体为：在执行步骤403之后，移除图案化后的第一掩膜层，在衬底10上的一个表面形成第二掩膜层；图案化第二掩膜层，移除第二掩膜层远离源区的一侧，得到图案化后的第二掩膜层(图8中的b)，以使衬底10露出第二预设区域，第二预设区域与第一预设区域没有交叠；在第二预设区域进行第二类掺杂物掺杂，以形成漏区30。可以利用光刻定义出第二预设区域的位置，方便对第二预设区域进行掺杂，以形成漏区30。
还可以通过刻蚀的方式形成漏区，例如，在衬底10上的另一侧形成漏区30的方式具体为：在执行步骤403之后，移除图案化后的第一掩膜层，在衬底10上的一个表面形成第二掩膜层；图案化第二掩膜层，移除第二掩膜层远离源区的一侧，得到图案化后的第二掩膜层(图8中的b)，以使衬底10露出第二预设区域，第二预设区域与第一预设区域没有交叠；在第二预设区域进行对衬底10进行刻蚀，形成第二刻蚀区域；在第二刻蚀区域外延生长包含第二类掺杂物的材料(其中，源区的材料可以和衬底相同，也可以不同，例如，衬底的材料是Si，源区的材料可以是Si，也可以是SiGe)以形成漏区30。外延生长的同时进行原位掺杂，例如，用化学气相沉积进行外延生长时，则在反应气体中加入第二类掺杂物，形成漏区。可以利用光刻定义出第二预设区域的位置，方便对第二预设区域进行掺杂，以形成漏区30。
其中，源区20包含的第一类掺杂物的第一掺杂浓度大于口袋型区50包含的第一类掺杂物的第二掺杂浓度。当源区20的掺杂浓度大于口袋型区50的掺杂浓度时，可以抑制源区20和沟道40之间的隧穿，同时由于口袋型区50的掺杂浓度较小，可以避免口袋型区50与沟道40之间发生隧穿。
其中，第一类掺杂物为P型掺杂物，第二类掺杂物为N型掺杂物；或者，
第一类掺杂物为N型掺杂物，第二类掺杂物为P型掺杂物。
例如，源区20和口袋型区50均掺入P型掺杂物，漏区30掺入N型掺杂物；或者，源区20和口袋型区50均掺入N型掺杂物，漏区30掺入P型掺杂物。
P型掺杂物可以包括硼离子、BF2的至少一种；N型掺杂物可以包括磷离子、砷离子、锑离子中的至少一种。
405，在源区20、口袋型区50以及沟道40上形成栅堆叠层60。
如图9所示，可以在源区20、口袋型区50以及沟道40上沉积形成栅堆叠层60。其中，栅堆叠层60包括栅介质层601和栅极区602。具体的，可以在源区20、口袋型区50以及沟道40上依次沉积栅介质层601和栅极区602，栅极区602设置于栅介质层601上，然后利用光刻的方法定义栅堆叠层所在的位置。
406，在栅堆叠层60的两侧形成侧壁70。
如图9所示，在栅堆叠层60的两侧形成侧壁70，侧壁70可以用于将栅极区602与源区20、漏区30隔离。
407，在栅堆叠层60和侧壁70周围填充低介电常数材料110。
可选的，在执行步骤407之后，还可以执行如下步骤：
对应源区20、漏区30以及栅极区602分别形成源极80、漏极90以及栅极100，源极80、漏极90以及栅极100分别与源区20、漏区30以及栅极区602连接。
如图11所示，可以在低介电常数材料110上开设对应源区20的第一贯孔，源极80穿过第一贯孔连接源区20；在低介电常数材料110上开设对应漏区30的第二贯孔，漏极90穿过第二贯孔连接漏区30；在栅极区602上形成栅极100。
请参阅图12，图12是本发明实施例公开的另一种隧穿场效应晶体管的制作方法的流程示意图，如图12所示，该方法包括如下步骤。
1201，提供衬底10。
1202，在衬底10上的一侧形成源区20。
1203，在衬底10上靠近源区20的一侧形成口袋型区50。
1204，在衬底10上的另一侧形成漏区30，源区20与漏区30之间的区域为沟道40；其中，源区20和口袋型区50均包含第一类掺杂物，漏区30包含第二类掺杂物。
1205，在源区20、口袋型区50、沟道40以及漏区30上形成外延层120。
如图13所示，在源区20、漏区30、沟道40以及口袋型区50都制作完毕后，可以在源区20、口袋型区50、沟道40以及漏区30上形成外延层120。在执行步骤1205之前，在源区20、口袋型区50以及漏区30的表面可能会形成薄氧化层，如果形成了薄氧化层，需要先去除薄氧化层，然后形成外延层120。
外延层120可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积(Atomic layer deposition，ALD)、分子束外延(Molecular Beam Epitaxy，MBE)等形成，外延层120的材料可以是不掺杂的衬底或者是掺有第二类掺杂物(与漏区30掺入的掺杂物类型相同)的衬底。采用外延层可以增大栅源重叠区内的能带弯折，从而减小亚阈值摆幅，增大隧穿电流。
1206，在外延层120上形成栅堆叠层60。
1207，在栅堆叠层60的两侧形成侧壁70。
如图14所示，可以在外延层120上形成栅堆叠层60，其中，栅堆叠层60包括栅介质层601和栅极区602。具体的，可以在外延层120上依次沉积栅介质层601和栅极区602，栅极区602设置于栅介质层601上，然后利用光刻定义出栅堆叠层覆盖区域。如图14所示，在栅堆叠层60的两侧形成侧壁70，侧壁70可以用于保护栅堆叠层60。
1208，在栅堆叠层60和侧壁70周围填充低介电常数材料110。
可选的，在执行步骤1208之后，还可以执行如下步骤：
对应源区20、漏区30以及栅极区602分别形成源极80、漏极90以及栅极100，源极80、漏极90以及栅极100分别与源区20、漏区30以及栅极区602连接。
如图16所示，可以在低介电常数材料110上开设对应源区20的第一贯孔，源极80穿过第一贯孔连接源区20；在低介电常数材料110上开设对应漏区30的第二贯孔，漏极90穿过第二贯孔连接漏区30；在栅极区602上形成栅极100。
图12中的步骤1201至步骤1204可以参见图4所描述的步骤401至步骤404，步骤1207和步骤1208可以参见图4所描述的步骤406和步骤407，此处不再赘述。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此本发明的保护范围应该以权利要求的保护范围为准。
Claims (26)
1.一种隧穿场效应晶体管，其特征在于，包括：
衬底；
设置于所述衬底上的源区和漏区，所述源区与所述漏区之间的区域为沟道，所述源区与所述沟道之间形成口袋型区，所述源区和所述口袋型区均包含第一类掺杂物，所述漏区包含第二类掺杂物；所述口袋型区的体积远小于所述源区的体积；所述源区包含的第一类掺杂物的第一掺杂浓度大于所述口袋型区包含的第一类掺杂物的第二掺杂浓度；
栅堆叠层，所述栅堆叠层设置于所述源区、所述口袋型区以及所述沟道上；
侧壁，所述侧壁设置于所述栅堆叠层的两侧。
2.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括：
外延层，所述外延层设置于所述源区、所述口袋型区、所述沟道以及所述漏区上；
所述栅堆叠层设置于所述外延层上。
3.根据权利要求2所述的隧穿场效应晶体管，其特征在于，所述栅堆叠层包括栅介质层和栅极区，所述栅介质层设置于所述外延层上，所述栅极区设置于所述栅介质层上。
4.根据权利要求3所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管还包括：
电极，所述电极对应连接所述源区、所述漏区以及所述栅极区，以形成源极、漏极以及栅极。
5.根据权利要求1-4任一项所述的隧穿场效应晶体管，其特征在于，
所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
6.一种隧穿场效应晶体管的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上的一侧形成源区；
在所述衬底上靠近所述源区的一侧形成口袋型区；
在所述衬底上的另一侧形成漏区，其中，所述源区与所述漏区之间的区域为沟道；其中，所述源区与所述沟道之间形成所述口袋型区；所述口袋型区的体积远小于所述源区的体积；所述源区包含的第一类掺杂物的第一掺杂浓度大于所述口袋型区包含的第一类掺杂物的第二掺杂浓度；
所述源区和所述口袋型区均包含第一类掺杂物，所述漏区包含第二类掺杂物；
在所述源区、所述口袋型区以及所述沟道上形成栅堆叠层；
在所述栅堆叠层的两侧形成侧壁；
在所述栅堆叠层和所述侧壁周围填充低介电常数材料。
7.根据权利要求6所述的方法，其特征在于，在所述“在所述衬底上的另一侧形成漏区”步骤之后，并且在所述“在所述源区、所述口袋型区以及所述沟道上形成栅堆叠层”步骤之前，所述方法还包括：
在所述源区、所述口袋型区、所述沟道以及所述漏区上形成外延层；
在所述外延层上形成所述栅堆叠层。
8.根据权利要求7所述的方法，其特征在于，所述栅堆叠层包括栅介质层和栅极区，所述“在所述外延层上形成栅堆叠层”步骤包括：
在所述外延层上形成所述栅介质层，在所述栅介质层上形成所述栅极区，并通过光刻定义所述栅堆叠层所在的区域。
9.根据权利要求8所述的方法，其特征在于，所述方法还包括：
对应所述源区、所述漏区以及所述栅极区分别形成源极、漏极以及栅极，所述源极、所述漏极以及所述栅极分别与所述源区、所述漏区以及所述栅极区连接。
10.根据权利要求7-9任一项所述的方法，其特征在于，所述“在所述衬底上的一侧形成源区”步骤包括：
在所述衬底上的一个表面形成第一掩膜层；
图案化所述第一掩膜层，移除所述第一掩膜层的一侧，得到图案化后的第一掩膜层，以使所述衬底露出第一预设区域；
在所述第一预设区域按照第一掺杂浓度进行第一类掺杂物掺杂，以形成所述源区。
11.根据权利要求7-9任一项所述的方法，其特征在于，所述“在所述衬底上的一侧形成源区”步骤包括：
在所述衬底上的一个表面形成第一掩膜层；
图案化所述第一掩膜层，移除所述第一掩膜层的一侧，得到图案化后的第一掩膜层，以使所述衬底露出第一预设区域；
在所述第一预设区域对所述衬底进行刻蚀，形成第一刻蚀区域；
在所述第一刻蚀区域外延生长包含所述第一类掺杂物的材料，以形成所述源区。
12.根据权利要求10所述的方法，其特征在于，所述“在所述衬底上靠近所述源区的一侧形成口袋型区”步骤包括：
在所述第一预设区域靠近所述图案化后的第一掩膜层的区域按照第二掺杂浓度进行所述第一类掺杂物掺杂，以形成所述口袋型区。
13.根据权利要求11所述的方法，其特征在于，所述“在所述衬底上靠近所述源区的一侧形成口袋型区”步骤包括：
在所述第一预设区域靠近所述图案化后的第一掩膜层的区域按照第二掺杂浓度进行所述第一类掺杂物掺杂，以形成所述口袋型区。
14.根据权利要求12所述的方法，其特征在于，所述“在所述衬底上的另一侧形成漏区”步骤包括：
移除所述图案化后的第一掩膜层，在所述衬底上的所述一个表面形成第二掩膜层；
图案化所述第二掩膜层，移除所述第二掩膜层远离所述源区的一侧，得到图案化后的第二掩膜层，以使所述衬底露出第二预设区域，所述第二预设区域与所述第一预设区域没有交叠；
在所述第二预设区域进行第二类掺杂物掺杂，以形成所述漏区。
15.根据权利要求14所述的方法，其特征在于，所述“在所述衬底上的另一侧形成漏区”步骤包括：
移除所述图案化后的第一掩膜层，在所述衬底上的所述一个表面形成第二掩膜层；
图案化所述第二掩膜层，移除所述第二掩膜层远离所述源区的一侧，得到图案化后的第二掩膜层，以使所述衬底露出第二预设区域，所述第二预设区域与所述第一预设区域没有交叠；
在所述第二预设区域进行对所述衬底进行刻蚀，形成第二刻蚀区域；
在所述第二刻蚀区域外延生长包含所述第二类掺杂物的材料，以形成所述漏区。
16.根据权利要求14所述的方法，其特征在于，所述“在所述源区、所述口袋型区、所述沟道以及所述漏区上形成外延层”步骤包括：
移除所述图案化后的第二掩膜层，去除所述衬底上的所述一个表面的氧化层，在所述源区、所述口袋型区、所述沟道以及所述漏区上形成所述外延层。
17.根据权利要求15所述的方法，其特征在于，所述“在所述源区、所述口袋型区、所述沟道以及所述漏区上形成外延层”步骤包括：
移除所述图案化后的第二掩膜层，去除所述衬底上的所述一个表面的氧化层，在所述源区、所述口袋型区、所述沟道以及所述漏区上形成所述外延层。
18.根据权利要求7-9任一项所述的方法，其特征在于，
所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
19.根据权利要求10所述的方法，其特征在于，
所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
20.根据权利要求11所述的方法，其特征在于，
所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
21.根据权利要求12所述的方法，其特征在于，
所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
22.根据权利要求13所述的方法，其特征在于，
所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
23.根据权利要求14所述的方法，其特征在于，
所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
24.根据权利要求15所述的方法，其特征在于，
所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
25.根据权利要求16所述的方法，其特征在于，
所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
26.根据权利要求17所述的方法，其特征在于，
所述第一类掺杂物为P型掺杂物，所述第二类掺杂物为N型掺杂物；或者，
所述第一类掺杂物为N型掺杂物，所述第二类掺杂物为P型掺杂物。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2016/107378 WO2018094711A1 (zh) | 2016-11-26 | 2016-11-26 | 隧穿场效应晶体管及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108369954A CN108369954A (zh) | 2018-08-03 |
| CN108369954B true CN108369954B (zh) | 2021-02-23 |
Family
ID=62194558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201680064132.8A Active CN108369954B (zh) | 2016-11-26 | 2016-11-26 | 隧穿场效应晶体管及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN108369954B (zh) |
| WO (1) | WO2018094711A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104617137A (zh) * | 2015-01-19 | 2015-05-13 | 华为技术有限公司 | 一种场效应器件及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015159180A (ja) * | 2014-02-24 | 2015-09-03 | 株式会社東芝 | 半導体装置 |
| JP6175411B2 (ja) * | 2014-06-16 | 2017-08-02 | 東芝メモリ株式会社 | 半導体装置 |
| JP2016058626A (ja) * | 2014-09-11 | 2016-04-21 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
2016
- 2016-11-26 CN CN201680064132.8A patent/CN108369954B/zh active Active
- 2016-11-26 WO PCT/CN2016/107378 patent/WO2018094711A1/zh active Application Filing
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| CN104617137A (zh) * | 2015-01-19 | 2015-05-13 | 华为技术有限公司 | 一种场效应器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2018094711A1 (zh) | 2018-05-31 |
| CN108369954A (zh) | 2018-08-03 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |