CN108366486A - 一种减小clk高速信号串扰的布局和布线方法 - Google Patents
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Abstract
本发明提供一种减小clk高速信号串扰的布局和布线方法，涉及PCB技术领域。针对当前高密PCB的clk电阻的布局方式拉大了自身高速信号DP和DN的间距，导致相邻clk高速信号间距变小，从而增大clk高速信号之间串扰的问题，采用的技术方案为：通过改变高密PCB上clk电阻的布局而改变clk的布线，在高密PCB的现有空间内增大clk高速信号之间的间距，并且利用电阻本身的GND给clk高速信号之间做GND屏蔽，有效降低串扰。改变clk电阻的布局的具体操作为：将clk电阻摆放在高密PCB的背面，且clk电阻在高密PCB的摆放位置正对高密PCB正面第一排的电阻布置位置。做GND屏蔽的具体操作为：将clk电阻的接地pin布置于clk高速信号中间。本发明可有效降低串扰，保证信号的完整性。
Description
技术领域
本发明涉及高密PCB，具体地说是一种减小clk高速信号串扰的布局和布线方法。
背景技术
在现在的服务器设计中，信号速率越来越高，为提高信号完整性，高速信号优化设计越来越成为趋势。影响高速链路的主要因素有阻抗匹配、损耗和串扰。其中，串扰主要会引起损耗、码间干扰、眼图的jitter变大，当高速信号串扰过大时，会导致数据传输的丢失和传输错误。避免串扰最有效的方法是：通过增大高速差分线走线间距，间距越大，串扰越小。但是，对于高密PCB来说，由于空间受限，此方法是行不通的。当前clk电阻的布局方式拉大了自身高速信号DP和DN的间距，导致相邻clk高速信号间距变小，从而增大了clk高速信号之间的串扰，影响了信号的传输质量。因此，研发工程师致力于通过多种方法优化设计来降低高速信号之间的串扰。
为解决上述该问题，本发明提出一种减小clk高速信号串扰的布局和布线方法，在高密PCB的现有空间内增大clk高速信号之间的间距，有效降低串扰。
发明内容
本发明的技术任务是解决现有技术的不足，提供一种减小clk高速信号串扰的布局和布线方法。
本发明的技术方案是按以下方式实现的：
一种减小clk高速信号串扰的布局和布线方法，通过改变高密PCB上clk电阻的布局而改变clk的布线，在高密PCB的现有空间内增大clk高速信号之间的间距，并且利用电阻本身的GND给clk高速信号之间做GND屏蔽，有效降低串扰。
所涉及方法改变clk电阻的布局的具体操作为：
将clk电阻摆放在高密PCB的背面，且clk电阻在高密PCB的摆放位置正对高密PCB正面第一排的电阻布置位置。
所涉及方法将做GND屏蔽的具体操作为：
将clk电阻的接地pin布置于clk高速信号中间。
所涉及高密PCB是双层板。
所涉及高密PCB是多层板。
本发明的一种减小clk高速信号串扰的布局和布线方法与现有技术相比所产生的有益效果是：
本发明充分利用高密PCB的空间，通过改变clk电阻的布局而改变clk的布线，并且利用电阻本身的GND给clk高速信号之间做GND屏蔽，可有效降低串扰，保证信号的完整性。
附图说明
附图1是本发明与现有技术的仿真串扰示意图。
具体实施方式
为了更好的说明本发明，现结合具体实施例对技术方案做进一步的说明。虽然实施例中记载了这些具体的实施方式，然其并非用以限定本发明，任何所述技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动和润饰，故本发明的保护范围当视权利要求书所界定者为准。
参考附图1，上边一条线表示高密PCB为现有布局时发生串扰的仿真曲线，下边一条线表示本发明高密PCB改进布局后发生串扰的仿真曲线。
实施例一：
本发明的一种减小clk高速信号串扰的布局和布线方法，通过改变高密PCB上clk电阻的布局而改变clk的布线，在高密PCB的现有空间内增大clk高速信号之间的间距，并且利用电阻本身的GND给clk高速信号之间做GND屏蔽，有效降低串扰。
所涉及方法改变clk电阻的布局的具体操作为：
将clk电阻摆放在高密PCB的背面，且clk电阻在高密PCB的摆放位置正对高密PCB正面第一排的电阻布置位置。这样clk自身DP和DN的间距就可以缩小，从而增大了clk高速信号之间的距离，来有效降低串扰。
所涉及方法将做GND屏蔽的具体操作为：
将clk电阻的接地pin布置于clk高速信号中间，此布局是基于clk电阻在高密PCB的布局而进一步设计的，在起到GND屏蔽作用的同时，有效的降低串扰，保证信号质量。
所涉及高密PCB选用双层板。
本实施例的技术方案可有效降低串扰，保证信号的完整性。
实施例二：
本发明的一种减小clk高速信号串扰的布局和布线方法，通过改变高密PCB上clk电阻的布局而改变clk的布线，在高密PCB的现有空间内增大clk高速信号之间的间距，并且利用电阻本身的GND给clk高速信号之间做GND屏蔽，有效降低串扰。
所涉及方法改变clk电阻的布局的具体操作为：
将clk电阻摆放在高密PCB的背面，且clk电阻在高密PCB的摆放位置正对高密PCB正面第一排的电阻布置位置。这样clk自身DP和DN的间距就可以缩小，从而增大了clk高速信号之间的距离，来有效降低串扰。
所涉及方法将做GND屏蔽的具体操作为：
将clk电阻的接地pin布置于clk高速信号中间，此布局是基于clk电阻在高密PCB的布局而进一步设计的，在起到GND屏蔽作用的同时，有效的降低串扰，保证信号质量。
所涉及高密PCB选用多层板。
本实施例的技术方案可有效降低串扰，保证信号的完整性。
尽管根据有限数量的实施例描述了本发明，但是，受益于上面的描述，本技术领域的技术人员应该明白，在由此描述的本发明的范围内，可以设想其他实施例。
此外，应当注意，本说明书中使用的语言主要是为了可读性和教导的目的而选择的，而不是为了解释或者限定本发明的主题而选择的。因此，在不偏离所附权利要求书的范围和精神的情况下，对于本技术领域的普通技术人员来说，许多修改和变更都是显而易见的。对于本发明的范围，本发明所做的公开是说明性的而非限制性的，本发明的范围由所附权利要求书限定。
Claims (5)
1.一种减小clk高速信号串扰的布局和布线方法，其特征在于，所述方法通过改变高密PCB上clk电阻的布局而改变clk的布线，在高密PCB的现有空间内增大clk高速信号之间的间距，并且利用电阻本身的GND给clk高速信号之间做GND屏蔽，有效降低串扰。
2.根据权利要求1所述的一种减小clk高速信号串扰的布局和布线方法，其特征在于，所述方法改变clk电阻的布局的具体操作为：
将clk电阻摆放在高密PCB的背面，且clk电阻在高密PCB的摆放位置正对高密PCB正面第一排的电阻布置位置。
3.根据权利要求2所述的一种减小clk高速信号串扰的布局和布线方法，其特征在于，所述方法将做GND屏蔽的具体操作为：
将clk电阻的接地pin布置于clk高速信号中间。
4.根据权利要求1所述的一种减小clk高速信号串扰的布局和布线方法，其特征在于，所述高密PCB是双层板。
5.根据权利要求1所述的一种减小clk高速信号串扰的布局和布线方法，其特征在于，所述高密PCB是多层板。
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