CN108346699A - 一种半导体器件及制备方法、电子装置 - Google Patents

一种半导体器件及制备方法、电子装置 Download PDF

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Abstract

本发明涉及一种半导体器件及制备方法、电子装置。所述方法包括：提供半导体衬底，在所述半导体衬底上形成有多列条状鳍片，所述条状鳍片中形成有凹槽，所述凹槽在所述条状鳍片的延伸方向上将所述条状鳍片分割为相互间隔的鳍片结构；在所述半导体衬底上形成隔离材料层至所述鳍片结构的顶部，所述隔离材料层包括第一部分和第二部分，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内；对所述第一部分进行处理，以使处理后的所述第一部分的表层的蚀刻速率小于所述第二部分的蚀刻速率；蚀刻所述第二部分至所述鳍片结构的顶部以下。

Description

一种半导体器件及制备方法、电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及制备方法、电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
为了进一步提高FinFET工艺中器件的密度，可以设计很多单扩散区切断(singlediffusion break，SDB)来形成更多的更窄的浅沟槽隔离，以节省栅极阵列的区域。
在形成所述SDB的双图案工艺需要更加准确的蚀刻偏差控制以及在蚀刻工艺中需要更大的蚀刻选择比。其中，所述单扩散区切断(single diffusion break，SDB)的制备过程中填充于所述单扩散区切断隔离中隔离材料层的高度成为控制栅极结构到衬底泄漏的关键因素。
因此，有必要提出一种新的半导体器件及制备方法，以解决现有的技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明提供了一种半导体器件的制备方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有多列条状鳍片，所述条状鳍片中形成有凹槽，所述凹槽在所述条状鳍片的延伸方向上将所述条状鳍片分割为相互间隔的鳍片结构；
在所述半导体衬底上形成隔离材料层至所述鳍片结构的顶部，以填充所述凹槽并填充多列所述条状鳍片之间的间隙，所述隔离材料层包括第一部分和第二部分，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内；
对所述第一部分进行处理，以使处理后的所述第一部分的表层的蚀刻速率小于所述第二部分的蚀刻速率；
蚀刻所述第二部分至所述鳍片结构的顶部以下。
可选地，对所述第一部分进行氧化致密化，以在所述第一部分的表层形成蚀刻速率小于所述第二部分的致密层。
可选地，形成所述致密层的方法包括：
形成第一隔离材料层至所述鳍片结构的顶部，以填充所述凹槽并填充多列所述条状鳍片之间的间隙；
在所述鳍片结构和所述第一隔离材料层上形成掩膜层，所述掩膜层中形成有开口并露出所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内的所述第一隔离材料层；
对露出的所述第一隔离材料层进行氧化致密化。
可选地，对所述第一隔离材料层进行氧化致密化之后、蚀刻去除所述第二部分之前所述方法还包括：
形成第二隔离材料层，以填充所述开口；
对所述开口中的所述第二隔离材料层进行氧化致密化，以得到所述第一部分。
可选地，对所述第二隔离材料层进行氧化致密化之后、蚀刻去除所述第二部分之前所述方法还包括湿法去除所述掩膜层的步骤。
可选地，蚀刻所述第二部分之后所述方法还包括：平坦化所述致密层至所述鳍片结构的顶部或以上。
可选地，蚀刻所述第二部分至所述鳍片结构的顶部以下、所述致密层的底端以上。
可选地，在形成所述隔离材料层之前所述方法还包括在所述凹槽的表面以及所述鳍片结构的表面形成衬垫层的步骤。
可选地，所述隔离材料层选用氧化物。
本发明还提供了一种半导体器件，所述半导体器件包括：
半导体衬底，所述半导体衬底上形成有多列间隔的条状鳍片，所述条状鳍片中形成有凹槽，所述凹槽在所述条状鳍片的延伸方向上将所述条状鳍片分割为相互间隔的鳍片结构；
位于所述半导体衬底上的隔离材料层，包括第一部分和第二部分，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内；
所述第一部分的表层的蚀刻速率比所述第二部分的蚀刻速率小，所述第一部分不低于所述鳍片结构，所述第二部分低于所述鳍片结构。
可选地，所述第一部分的表层为所述隔离材料层经氧化致密化后的致密层。
可选地，所述第二部分的高度在所述致密层的底端以上。
可选地，所述隔离材料层选用氧化物。
本发明还提供了一种电子装置，所述电子装置包括上述的半导体器件。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，在所述方法中首先形成包括第一部分和第二部分的隔离材料层，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内，然后对所述第一部分进行处理，以使处理后的所述第一部分的表层的蚀刻速率小于所述第二部分的蚀刻速率；正由于所述第一部分的蚀刻速率小，从而可以保持原始的高度，不会造成损失。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了本发明的一个实施例中所述半导体器件的制备工艺流程图；
图2示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的示意图；其中，左侧图形为三维立体结构示意图，右侧图形为沿条状鳍片延伸方向的剖面示意图；
图3示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的另一示意图；其中，左侧图形为三维立体结构示意图，右侧图形为沿条状鳍片延伸方向的剖面示意图；
图4示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的沿条状鳍片延伸方向的剖面示意图；
图5示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的沿条状鳍片延伸方向的剖面示意图；
图6示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的又一示意图；其中，左侧图形为三维立体结构示意图，右侧图形为沿条状鳍片延伸方向的剖面示意图；
图7示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的再一示意图；其中，左侧图形为三维立体结构示意图，右侧图形为沿条状鳍片延伸方向的剖面示意图；
图8示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的三维立体结构示意图；
图9示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构以及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面参考附图对本发明的半导体器件的制备方法做详细描述，图1示出了本发明的一个实施例中所述半导体器件的制备工艺流程图；图2示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的示意图；其中，左侧图形为三维立体结构示意图，右侧图形为沿条状鳍片延伸方向的剖面示意图；图3示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的另一示意图；其中，左侧图形为三维立体结构示意图，右侧图形为沿条状鳍片延伸方向的剖面示意图；图4示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的沿条状鳍片延伸方向的剖面示意图；图5示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的沿条状鳍片延伸方向的剖面示意图；图6示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的又一示意图；其中，左侧图形为三维立体结构示意图，右侧图形为沿条状鳍片延伸方向的剖面示意图；图7示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的再一示意图；其中，左侧图形为三维立体结构示意图，右侧图形为沿条状鳍片延伸方向的剖面示意图；图8示出了本发明的一个实施例中实施所述半导体器件的制备方法所获得结构的三维立体结构示意图。
本发明提供一种半导体器件的制备方法，如图1所示，该制备方法的主要步骤包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有多列条状鳍片，所述条状鳍片中形成有凹槽，所述凹槽在所述条状鳍片的延伸方向上将所述条状鳍片分割为相互间隔的鳍片结构；
步骤S2：在所述半导体衬底上形成隔离材料层至所述鳍片结构的顶部，以填充所述凹槽并填充多列所述条状鳍片之间的间隙，所述隔离材料层包括第一部分和第二部分，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内；
步骤S3：对所述第一部分进行处理，以使处理后的所述第一部分的表层的蚀刻速率小于所述第二部分的蚀刻速率；
步骤S4：蚀刻所述第二部分至所述鳍片结构的顶部以下。
下面，对本发明的半导体器件的制备方法的具体实施方式做详细的说明。
首先，执行步骤一，提供半导体衬底201，在所述半导体衬底上形成有若干条状鳍片。
具体地，如图2所示，在该步骤中所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中半导体衬底201选用硅。
接着在所述半导体衬底上形成垫氧化物层(Pad oxide)，其中所述垫氧化物层(Pad oxide)的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。
进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
然后，在半导体衬底上形成若干相互平行的条状鳍片，例如所述条状鳍片包括若干列，以形成鳍片阵列。
其中，鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。
在所述垫氧化物层上形成硬掩膜层。
具体地，如图2所示，其中，所述垫氧化物层作为所述硬掩膜层的缓冲层，所述垫氧化物层可以解决在隔离材料层回蚀刻过程中硬掩膜层SiN脱落的问题。
其中，所述硬掩膜层选用SiN。
图案化所垫氧化物层、硬掩膜层和所述半导体衬底，以形成若干条状鳍片。
具体的形成方法包括：在半导体衬底上形成光刻胶层(图中未示出)，形成所述光刻胶层可以采用本领域技术人员所熟习的各种适宜的工艺，图案化所述光刻胶层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，然后以所述光刻胶层为掩膜蚀刻所述垫氧化物层、硬掩膜层和所述半导体衬底，以形成多列所述条状鳍片。
接着形成衬垫氧化物层203，以覆盖半导体衬底的表面、鳍片结构的侧壁以及所述硬掩膜层的侧壁和顶部。
在一个实施例中，采用现场蒸汽生成工艺(ISSG)形成衬垫氧化物层。
可选地，在该步骤中还可以形成覆盖衬垫氧化物层的保护层，以避免后续实施的工艺对鳍片结构的高度和特征尺寸造成损失。在一个实施例中，采用具有可流动性的化学气相沉积工艺(FCVD)形成保护层，保护层的材料可以为氮化硅。
图案化所述条状鳍片，以在所述条状鳍片上形成若干凹槽，以在所述条状鳍片的延伸方向上形成若干相互间隔的鳍片结构。
执行步骤二，图案化所述条状鳍片，以在所述条状鳍片上形成凹槽，所述凹槽在所述条状鳍片的延伸方向上形成相互间隔的鳍片结构。
具体地，如图2所示，在所述条状鳍片的延伸方向上对所述条状鳍片进行图案化，以将所述条状鳍片在其延伸方向上被分割为若干相互间隔的部分。
具体地，在所述条状鳍片上形成若干凹槽，在所述条状鳍片的延伸方向上形成若干相互间隔的鳍片结构。
执行步骤三，沉积第一隔离材料层202，以填充所述凹槽并覆盖所述鳍片结构。
具体地，如图2所示，沉积第一隔离材料层，以完全填充鳍片结构之间的间隙，例如填充相邻两列鳍片结构之间的间隙。
在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。第一隔离材料层的材料可以选择氧化物，例如HARP。
在沉积所述隔离材料层之后还进一步包括平坦化的步骤，例如平坦化所述第一隔离材料层至所述鳍片结构顶部的步骤。
执行步骤四，在所述半导体衬底上形成隔离材料层至所述鳍片结构的顶部，以填充所述凹槽并填充多列所述条状鳍片之间的间隙，所述隔离材料层包括第一部分和第二部分，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内；对所述第一部分进行处理，以使处理后的所述第一部分的表层的蚀刻速率小于所述第二部分的蚀刻速率。
具体地，在本发明中改变所述凹槽中以及相邻所述凹槽之间的所述第一部分的蚀刻速率，以使所述第一部分的蚀刻速率比所述相邻鳍片结构之间的第二部分的蚀刻速率小。
其中，相邻所述凹槽是指在沿垂直于鳍片结构延伸方向的方向上相邻两列条状鳍片之间所形成的凹槽，并非指同一列条状鳍片中相邻的所述凹槽。
所述相邻凹槽之间的所述隔离材料层从其中一个凹槽延伸至另一凹槽，以填充所述凹槽的同时填充所述凹槽之间的间隙，从而形成立体的隔离结构。
具体地，在本发明中对所述凹槽中的所述隔离材料层进行氧化致密化，以在所述凹槽中形成蚀刻速率比没有被致密化的所述隔离材料层的蚀刻速率小的致密层，所述致密层的硬度更大，因此相对于没有被致密化的隔离材料层更难被蚀刻，从而可以保持所述凹槽中的隔离结构的高度。
形成所述致密层的方法包括：
步骤1：在所述鳍片结构和所述第一隔离材料层上形成掩膜层204，所述掩膜层中形成有开口并露出所述凹槽上方以及相邻两个凹槽之间上方的所述第一隔离材料层；
步骤2：对露出的所述第一隔离材料层进行氧化致密化，以得到第一致密层205。
可选地，为了增加所述致密层的厚度，继续执行以下步骤：
步骤3：形成第二隔离材料层206，以填充所述开口；
步骤4：对所述开口中的所述第二隔离材料层进行氧化致密化，以得到第二致密层207。
具体地，如图3所示，在所述鳍片结构和所述第一隔离材料层上形成掩膜层204，以覆盖所述鳍片结构和所述第一隔离材料层。
其中，所述掩膜层204选用硬掩膜层，例如可以选择氮化物、氧化物以及金属材料中的一种或者多种。
可选地，在本申请中所述掩膜层204选用氮化物，例如可以选用SiN，但并不局限于该示例。
进一步，对所述掩膜层204进行图案化，以在所述凹槽上方形成开口，如图4所示。
所述掩膜层的图案化方法可以包括：在所述掩膜层上形成光刻胶层，并对所述光刻胶进行曝光、显影，然后以所述光刻胶为掩膜蚀刻所述掩膜层，进而形成所述开口。最后去除所述光刻胶，例如可以通过高温灰化的方法去除。
然后对所述开口露出的所述第一隔离材料层进行第一次氧化致密化，以得到第一致密层205，如图4所示。
其中，所述第一致密层205位于第一隔离材料层202的顶部，例如所述第一致密层205的厚度为所述凹槽高度的一半左右。
其中，所述第一隔离材料层202的致密化程度，例如所述第一致密层的厚度，硬度以及致密化程度可以根据氧化致密化条件进行调节。
在形成所述第一致密层205之后为了保证所述凹槽中的隔离结构具有较大的高度和厚度，执行步骤3沉积第二隔离材料层206，以填充所述开口并覆盖所述隔离层204，如图5所示。
其中，在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。第二隔离材料层的材料可以选择氧化物，例如HARP。
可选地，所述第一隔离材料层202和所述第二隔离材料层206选用相同的材料。
然后对所述第一致密层205上方的所述第二隔离材料层进行致密化，以在所述第一致密层205的上方形成第二致密层207，以增加所述凹槽中致密层的厚度，进而形成所述隔离材料层中的所述第一部分，其中未被氧化隔离材料层则为所述第二部分，如图6所示。
可选地，在进行第二次氧化致密化之前，平坦化所述第二隔离材料层206至所述掩膜层，以露出所述掩膜层，以使所述第二隔离材料层206仅填充于所述开口之内，然后有针对性的对所述开口中的所述第二隔离材料层206进行致密化。
其中，经过氧化致密化之后所述致密层(第一致密层和第二致密层)与所述隔离材料层(第一隔离材料层和第二隔离材料层)的蚀刻选择比大于8，以保证在蚀刻所述隔离材料层的过程中不会对所述致密层造成损失。
其中，所述氧化致密化的压力为10mTorr-5Torr；功率为100W-2000W；气体流量为He:100sccm-1000sccm；H2:0sccm-200sccm；N2:50sccm-500sccm；O2:0sccm-100sccm；温度为0℃-300℃。
最后去除所述掩膜层，以露出所述第一隔离材料层202和位于所述凹槽中的所述第二致密层，如图7所示。
在该步骤中选用湿法蚀刻去除所述掩膜层204。
执行步骤五，蚀刻所述第二部分至所述鳍片结构的顶部以下。
具体地，如图8所示，回蚀刻所述第一隔离材料层202，以去除部分所述第一隔离材料层并露出所述鳍片结构的顶部。
在该步骤中由于所述第一部分被致密化，形成了蚀刻速率更小的第一致密层和第二致密层，因此在该蚀刻步骤中所述第一致密层、第二致密层和所述隔离材料层具有较大的蚀刻选择比，在蚀刻所述隔离材料层的同时，去除的所述第二致密层几乎可以忽略，因此不会对所述凹槽中的包括第一致密层、第二致密层的隔离结构的高度造成影响。
具体地，如图3所示，在该步骤中回蚀刻所述第一隔离材料层202，以露出所述鳍片结构顶部，从而形成目标高度的鳍片结构。
其中，所述目标高度是指在器件设计中所需要形成的高度，并不局限于某一数值范围。
进一步，蚀刻相邻鳍片结构之间的所述隔离材料层至所述鳍片结构的顶部以下，同时使所述隔离材料层的顶部位于所述致密层的底端以上，以覆盖部分所述致密层，以防止对所述凹槽中的所述隔离材料层造成损失。
其中，所述第一隔离材料层选用氧化物。
在该步骤中选用远程等离子体反应(Siconi制程，Remote plasma reaction)或者气体蚀刻方法(例如Certas制程)回蚀刻所述第一隔离材料层。
其中，所述Siconi制程和所述Certas制程的各种操作方法和参数均可以参照本领域中常规的Siconi制程和所述Certas制程，在此不再赘述。
进一步，蚀刻所述隔离材料层至所述鳍片结构的顶部以下之后所述方法还包括：平坦化所述致密层至所述鳍片结构的顶部或以上。
进一步，在所述方法中还可以在所述鳍片结构之间的间隙中形成额外的鳍片结构，在此不再赘述。
所述方法还可以进一步包括在所述鳍片结构上形成栅极结构的步骤。
所述方法还可以包括在所述栅极结构的侧壁上形成间隙壁并执行LDD离子注入。
具体地，在所形成的偏移侧墙上形成间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
此外，所述方法还进一步包括形成接触孔蚀刻停止层的步骤，所述形成方法可以选用本领域常用的各种方法，在此不再赘述。
至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
为了解决目前工艺中存在的上述问题，本发明提供了一种半导体器件的制备方法，在所述方法中首先形成包括第一部分和第二部分的隔离材料层，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内，然后对所述第一部分进行处理，以使处理后的所述第一部分的表层的蚀刻速率小于所述第二部分的蚀刻速率；正由于所述第一部分的蚀刻速率小，从而可以保持原始的高度，不会造成损失。
实施例二
本发明还提供了一种半导体器件，如图8所示，所述半导体器件包括：
半导体衬底201，所述半导体衬底上形成有多列间隔的条状鳍片，所述条状鳍片中形成有凹槽，所述凹槽在所述条状鳍片的延伸方向上将所述条状鳍片分割为相互间隔的鳍片结构；
位于所述半导体衬底上的隔离材料层，包括第一部分和第二部分，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内；
所述第一部分的表层的蚀刻速率比所述第二部分的蚀刻速率小，所述第一部分不低于所述鳍片结构，所述第二部分低于所述鳍片结构。
其中，所述半导体器件包括半导体衬底201，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在该实施例中半导体衬底选用硅。
具体地，在半导体衬底上形成有多个鳍片结构，鳍片结构的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。
其中，所述第一部分的所述隔离材料层为经氧化致密化后的致密层。
在所述条状鳍片排列方向上的相邻鳍片结构之间的所述隔离材料层的高度在所述致密层的底端以上。
进一步，所述凹槽中的所述致密层位于所述凹槽的顶部，所述致密层包括位于所述凹槽中的第一致密层205和位于所述第一致密层上方的第二致密层207。
其中，所述第一致密层205的厚度为所述凹槽高度的一半左右。
所述第一致密层205和所述第二致密层207的蚀刻速率小于所述鳍片结构之间的间隙中所述隔离材料层的蚀刻速率，在对所述鳍片结构之间的间隙中所述隔离材料层蚀刻至所述鳍片结构顶部以下的工艺中，由于所述第一部分的蚀刻速率小，可以保持原始的高度，不会造成损失。
其中，经过氧化致密化之后所述致密层(第一致密层和第二致密层)与所述隔离材料层(第一隔离材料层和第二隔离材料层)的蚀刻选择比大于8，以保证在蚀刻所述隔离材料层的过程中不会对所述致密层造成损失。
所述半导体器件还进一步包括环绕所述鳍片设置的栅极结构，所述栅结构的侧壁上形成有偏移侧壁和间隙壁。例如所述栅极结构覆盖所述鳍片结构的顶部以及顶部两侧的两个侧壁，从而使所述栅极结构环绕所述鳍片结构设置。
所述偏移侧墙的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。
在所形成的偏移侧墙上形成有间隙壁(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。
在所述栅极结构的两侧形成有抬升源漏。
本发明的半导体器件，由于采用了上述制造方法，因而同样具有上述优点。
实施例三
本发明的另一个实施例提供一种电子装置，其包括半导体器件，该半导体器件为前述实施例二中的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
由于包括的半导体器件件具有更高的性能，该电子装置同样具有上述优点。
其中，图9示出移动电话手机的示例。移动电话手机300被设置有包括在外壳301中的显示部分302、操作按钮303、外部连接端口304、扬声器305、话筒306等。
其中所述移动电话手机包括前述的半导体器件，或根据实施例一所述的半导体器件的制备方法所制得的半导体器件，所述半导体器件包：半导体衬底，所述半导体衬底上形成有多列间隔的条状鳍片，所述条状鳍片中形成有凹槽，所述凹槽在所述条状鳍片的延伸方向上将所述条状鳍片分割为相互间隔的鳍片结构；位于所述半导体衬底上的隔离材料层，包括第一部分和第二部分，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内；所述第一部分的表层的蚀刻速率比所述第二部分的蚀刻速率小，所述第一部分不低于所述鳍片结构，所述第二部分低于所述鳍片结构。
本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有多列条状鳍片，所述条状鳍片中形成有凹槽，所述凹槽在所述条状鳍片的延伸方向上将所述条状鳍片分割为相互间隔的鳍片结构；
在所述半导体衬底上形成隔离材料层至所述鳍片结构的顶部，以填充所述凹槽并填充多列所述条状鳍片之间的间隙，所述隔离材料层包括第一部分和第二部分，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内；
对所述第一部分进行处理，以使处理后的所述第一部分的表层的蚀刻速率小于所述第二部分的蚀刻速率；
蚀刻所述第二部分至所述鳍片结构的顶部以下。
2.根据权利要求1所述的方法，其特征在于，对所述第一部分进行氧化致密化，以在所述第一部分的表层形成蚀刻速率小于所述第二部分的致密层。
3.根据权利要求2所述的方法，其特征在于，形成所述致密层的方法包括：
形成第一隔离材料层至所述鳍片结构的顶部，以填充所述凹槽并填充多列所述条状鳍片之间的间隙；
在所述鳍片结构和所述第一隔离材料层上形成掩膜层，所述掩膜层中形成有开口并露出所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内的所述第一隔离材料层；
对露出的所述第一隔离材料层进行氧化致密化。
4.根据权利要求3所述的方法，其特征在于，对所述第一隔离材料层进行氧化致密化之后、蚀刻去除所述第二部分之前所述方法还包括：
形成第二隔离材料层，以填充所述开口；
对所述开口中的所述第二隔离材料层进行氧化致密化，以得到所述第一部分。
5.根据权利要求4所述的方法，其特征在于，对所述第二隔离材料层进行氧化致密化之后、蚀刻去除所述第二部分之前所述方法还包括湿法去除所述掩膜层的步骤。
6.根据权利要求2所述的方法，其特征在于，蚀刻所述第二部分之后所述方法还包括：平坦化所述致密层至所述鳍片结构的顶部或以上。
7.根据权利要求2所述的方法，其特征在于，蚀刻所述第二部分至所述鳍片结构的顶部以下、所述致密层的底端以上。
8.根据权利要求1所述的方法，其特征在于，在形成所述隔离材料层之前所述方法还包括在所述凹槽的表面以及所述鳍片结构的表面形成衬垫层的步骤。
9.根据权利要求1所述的方法，其特征在于，所述隔离材料层选用氧化物。
10.一种半导体器件，其特征在于，所述半导体器件包括：
半导体衬底，所述半导体衬底上形成有多列间隔的条状鳍片，所述条状鳍片中形成有凹槽，所述凹槽在所述条状鳍片的延伸方向上将所述条状鳍片分割为相互间隔的鳍片结构；
位于所述半导体衬底上的隔离材料层，包括第一部分和第二部分，所述第一部分填充于所述凹槽以及在所述条状鳍片排列方向上的相邻两个所述凹槽之间的间隔内，所述第二部分填充于在所述排列方向上相邻的两个所述鳍片结构之间的间隔内；
所述第一部分的表层的蚀刻速率比所述第二部分的蚀刻速率小，所述第一部分不低于所述鳍片结构，所述第二部分低于所述鳍片结构。
11.根据权利要求10所述的半导体器件，其特征在于，所述第一部分的表层为所述隔离材料层经氧化致密化后的致密层。
12.根据权利要求11所述的半导体器件，其特征在于，所述第二部分的高度在所述致密层的底端以上。
13.根据权利要求10所述的半导体器件，所述隔离材料层选用氧化物。
14.一种电子装置，其特征在于，所述电子装置包括权利要求10至13之一所述的半导体器件。
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