CN108337064A - 基于cpld/fpga的数字复接解复接装置 - Google Patents

Abstract

本发明公开了一种基于CPLD/FPGA的数字复接解复接装置，包括相连接的数字复接模块和数字解复接模块，数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。实施本发明的基于CPLD/FPGA的数字复接解复接装置，具有以下有益效果：成本较低、能适应各种规模的系统、应用较为灵活、实现比较容易。

Description

基于CPLD/FPGA的数字复接解复接装置

技术领域

本发明涉及信号复接领域，特别涉及一种基于CPLD/FPGA的数字复接解复接装置。

背景技术

在数字通信系统中，随着传输介质的不断发展，传输速率越来越高，单信道的传输容量越来越大，多业务单信道传输已成为必然。需要在发送端把较低传输速率的各种业务数据码流变换成高速码流，在接收端再把高速码流变换低速的各种业务数据码流。数字复接解复接技术就可以实现这种变换。数字复接把低速率码流变换成高速率码流，把两个或两个以上的支路数字信号按时分复用方式合并成单一的合路数字信号。数字解复接把高速码流变换成低速码流，把一路复合数字信号分离成各支路信号。目前复接解复接技术主要由专用集成电路完成，或者用数量庞大的基础元件组合实现，成本高，专用性强，应用不灵活，实现起来比较困难。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述成本较高、专用性较强、应用不灵活、实现比较困难的缺陷，提供一种成本较低、能适应各种规模的系统、应用较为灵活、实现比较容易的基于CPLD/FPGA的数字复接解复接装置。

本发明解决其技术问题所采用的技术方案是：构造一种基于CPLD/FPGA的数字复接解复接装置，包括相连接的数字复接模块和数字解复接模块，所述数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，所述数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。

在本发明所述的基于CPLD/FPGA的数字复接解复接装置中，所述数字复接模块中的串行码流信号输入引脚的个数为七个，所述数字复接模块中的低速串行码流信号输入引脚的个数为十三个，所述数字解复接同步模块的串行码流信号输出引脚的个数为七个，所述数字解复接同步模块的低速串行码流输出引脚的个数为十三个。

在本发明所述的基于CPLD/FPGA的数字复接解复接装置中，所述数字解复接模块还包括与门，所述数字解复接同步模块的第一时钟信号输入引脚与所述与门的输出端连接，所述数字解复接同步模块的扣除脉冲时钟引脚与所述与门的一个输入端连接，所述数字解复接同步模块的第二时钟信号输入引脚与所述与门的另一个输入端连接。

在本发明所述的基于CPLD/FPGA的数字复接解复接装置中，所述数字复接模块的内部有一个3位计数器、一个8位串行移位器和一个8位计数器。

在本发明所述的基于CPLD/FPGA的数字复接解复接装置中，所述数字解复接同步模块的内部设有一个3位计数器、一个8位串行移位器、一个8位计数器和一个16位串行移位器。

在本发明所述的基于CPLD/FPGA的数字复接解复接装置中，在输入时钟的触发下实现所述数字复接模块中3位计数器的累加和8位串行移位器的移位，将第8位寄存器的值输出到所述数字复接模块的串行码流信号输出引脚。

在本发明所述的基于CPLD/FPGA的数字复接解复接装置中，在输入时钟信号的触发下实现对所述数字解复接同步模块中3位计数器的累加和8位串行移位器的移位，将输入串行码流信号输入给所述数字解复接同步模块中的8位串行移位器。

实施本发明的基于CPLD/FPGA的数字复接解复接装置，具有以下有益效果：由于采用数字复接模块和数字解复接模块，数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，数字解复接模块包括数字解复接同步模块，数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚，相对于传统采用专用集成电路完成，或者用数量庞大的基础元件组合实现的方式，本发明在CPLD/FPGA中实现数字复接解复接，CPLD/FPGA发展已比较成熟，稳定性很高，各种资源配置的芯片种类齐全，其成本较低、能适应各种规模的系统、应用较为灵活、实现比较容易。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明基于CPLD/FPGA的数字复接解复接装置一个实施例中数字复接模块的结构示意图；

图2为所述实施例中数字解复接模块的结构示意图；

图3为所述实施例中数字复接的流程框图；

图4为所述实施例中数字解复接的流程框图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明基于CPLD/FPGA的数字复接解复接装置实施例中，该基于CPLD/FPGA的数字复接解复接装置包括相连接的数字复接模块FRAME_MODULE和数字解复接模块，图1是数字复接模块的结构示意图，图1中，数字复接模块FRAME_MODULE设有一个时钟信号输入引脚inclk、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚dout，图1中，数字复接模块FRAME_MODULE中的串行码流信号输入引脚的个数为七个，即图1中的data1、data2、data3、data4、data5、data6和data7，数字复接模块FRAME_MODULE中的低速串行码流信号输入引脚的个数为十三个，即图1中的lsdata1、lsdata2、lsdata3、lsdata4、lsdata5、lsdata6、lsdata7、lsdata8、lsdata9、lsdata10、lsdata11、lsdata12和lsdata13。

本实施例中，数字复接模块FRAME_MODULE的内部有一个3位计数器、一个8位串行移位器和一个8位计数器(图中未示出)。在输入时钟clk25m的触发下实现数字复接模块FRAME_MODULE中3位计数器的累加和8位串行移位器的移位，将第8位寄存器的值给输出到数字复接模块FRAME_MODULE的串行码流信号dout，进行发送。在3位计数器的第3位时钟信号的触发下实现8位计数器的累加。8位计数器的第3-6位的值从0000-1111分出16个时隙。8位计数器的第0-2位的值从000-111按时分复用方式插入两个同步码和误码检测码以及低速串行码流lsdata1、lsdata2、lsdata3、lsdata4、lsdata5、lsdata6、lsdata7、lsdata8、lsdata9、lsdata10、lsdata11、lsdata12和lsdata13，分别对应16个时隙，形成帧码。同时将输入串行码流信号data1、data2、data3、data4、data5、data6和data7和帧码赋值到8位缓冲区，缓冲区的数据在3位计数器的第3位时钟信号的上升沿来时赋值给数字复接模块FRAME_MODULE的串行码流信号dout，数字复接模块FRAME_MODULE的串行码流信号dout的数据在输入时钟clk25m的触发下转变为串行码流。这样就形成了帧码及有效数据按时分复用方式混合的串行码流。

图2是数字解复接模块的结构示意图，图2中，数字解复接模块包括数字解复接同步模块RSYNC_MODULE，数字解复接同步模块RSYNC_MODULE设有第一时钟信号输入引脚rclk、一个串行码流信号输入引脚din、第二时钟信号输入引脚nrclk、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚SYNC、一个误码检测指示引脚ERR和扣除脉冲时钟引脚ce_rclk。图2中，数字解复接同步模块RSYNC_MODULE的串行码流信号输出引脚的个数为七个，即图2中的data1、data2、data3、data4、data5、data6和data7，数字解复接同步模块RSYNC_MODULE的低速串行码流输出引脚的个数为十三个，即图2中的lsdata1、lsdata2、lsdata3、lsdata4、lsdata5、lsdata6、lsdata7、lsdata8、lsdata9、lsdata10、lsdata11、lsdata12和lsdata13。

本实施例中，数字解复接同步模块RSYNC_MODULE的内部设有一个3位计数器、一个8位串行移位器、一个8位计数器和一个16位串行移位器(图中未示出)。图2中，在输入时钟rclk的触发下实现3位计数器的累加和8位串行移位器的移位，在输入时钟信号的触发下实现对所述数字解复接同步模块RSYNC_MODULE中3位计数器的累加和8位串行移位器的移位，将输入串行码流信号输入给数字解复接同步模块RSYNC_MODULE中8位串行移位器。

图2中，将输入串行码流信号din不断地赋值给8位串行移位器，在3位计数器的第3位时钟信号的上升沿来时将8位串行移位器的第0位至第6位的值赋值给串行码流信号输出引脚data1至data7。在3位计数器的第3位时钟信号的触发下实现8位计数器的累加，同时将8位串行移位器的第7位的值付给16位串行移位器的第0位，并且16位串行移位器不断地移位。8位计数器的第3-6位的值从0000-1111分出16个时隙。在信号3位计数器的第3位时钟信号的触发下分别找出16个时隙的上升沿。检测两个同步码和误码检测码，同时对应时隙将非帧码数据输出到低速串行码流输出引脚lsdata1至lsdata13。如果没有找到帧码，则产生一个时钟扣除脉冲ce_rclk，输入时钟rclk扣除一个周期，直到找到同步码，同时进行同步指示和误码指示输出。

本发明在CPLD/FPGA中实现数字复接解复接，通过VHDL编程设计，在CPLD/FPGA中实现数字复接解复接，CPLD/FPGA发展已比较成熟，稳定性很高，各种资源配置的芯片种类齐全，可以适应各种规模的系统，应用非常灵活。代码移植不存在任何障碍，大大降低了开发的难度和成本。本发明成本较低、能适应各种规模的系统、应用较为灵活、实现比较容易。

本实施例中，数字解复接模块还包括与门AND2，数字解复接同步模块RSYNC_MODULE的第一时钟信号输入引脚与上述与门AND2的输出端连接，数字解复接同步模块RSYNC_MODULE的扣除脉冲时钟引脚与上述与门AND2的一个输入端连接，数字解复接同步模块RSYNC_MODULE的第二时钟信号输入引脚与上述与门AND2的另一个输入端连接。

数字复接模块FRAME_MODULE将多路基带信号经过时分复用并插入帧码转变为高速串行码流发送，在数字解复接模块用恢复时钟读取高速串行码流，转变为多路低速信号，通过帧码检测，是各路信号一一对应，实现多业务传输。

图3为本实施例中数字复接的流程框图。用发送时钟触发将8路较低速率的串行码流按时分复用的方式变换为1路高速串行码流。第1至7路为基带信号，是需要传输的各类业务信息。第8路为帧码和低速的基带信号，通常传输同步码、误码检测码、监控数据以及一些低速的业务数据。帧码和低速的基带信号串行码流分为16个时隙，每个时隙分8位，即每个时隙插入如图3所示的8位相应数据。

图4为本实施例中数字解复接的流程框图，使用从接收到的高速串行码流恢复出来的时钟，将接收到的高速串行码流转变为8路低速并行信号，分别对应7路基带信号、帧码和低速基带信号串行码流。帧码和低速基带信号串行码流按16个时隙，每个时隙取出8位码流，输送到如图4所示的相应位置。同时对两个同步码和误码检测码进行检测。如果第一个同步码(对应时隙0)没有被检测到，则启动时钟扣除机制，将恢复时钟扣除一个时钟周期，然后继续检测，当连续检测到三次第一个同步码，则系统进入同步状态，如果在同步状态连续四次没有检测到第一个同步码，则认为系统进入失步状态，以此避免误码导致的假同步和假失步。第二个同步码(对应时隙14)用来监测系统的实际状态，不区分假同步和假失步，只有同步和失步两种状态，并做相应的指示。通过对误码检测码的检测，来判断系统是否有误码，并做相应的指示。

总之，在本实施例中，在编译软件中，用VHDL语言编程实现数字复接模块FRAME_MODULE和数字解复接模块的并例化，再生成一张电路原理图，定义好管脚后经过编译后生成目标文件，通过下载线将生成的目标文件下载到相应的CPLD/FPGA中，就可以实现数字复接解复接功能。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种基于CPLD/FPGA的数字复接解复接装置，其特征在于，包括相连接的数字复接模块和数字解复接模块，所述数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，所述数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。

2.根据权利要求1所述的基于CPLD/FPGA的数字复接解复接装置，其特征在于，所述数字复接模块中的串行码流信号输入引脚的个数为七个，所述数字复接模块中的低速串行码流信号输入引脚的个数为十三个，所述数字解复接同步模块的串行码流信号输出引脚的个数为七个，所述数字解复接同步模块的低速串行码流输出引脚的个数为十三个。

3.根据权利要求1所述的基于CPLD/FPGA的数字复接解复接装置，其特征在于，所述数字解复接模块还包括与门，所述数字解复接同步模块的第一时钟信号输入引脚与所述与门的输出端连接，所述数字解复接同步模块的扣除脉冲时钟引脚与所述与门的一个输入端连接，所述数字解复接同步模块的第二时钟信号输入引脚与所述与门的另一个输入端连接。

4.根据权利要求1至3任意一项所述的基于CPLD/FPGA的数字复接解复接装置，其特征在于，所述数字复接模块的内部有一个3位计数器、一个8位串行移位器和一个8位计数器。

5.根据权利要求1至3任意一项所述的基于CPLD/FPGA的数字复接解复接装置，其特征在于，所述数字解复接同步模块的内部设有一个3位计数器、一个8位串行移位器、一个8位计数器和一个16位串行移位器。

6.根据权利要求4所述的基于CPLD/FPGA的数字复接解复接装置，其特征在于，在输入时钟的触发下实现所述数字复接模块中3位计数器的累加和8位串行移位器的移位，将第8位寄存器的值输出到所述数字复接模块的串行码流信号输出引脚。

7.根据权利要求5所述的基于CPLD/FPGA的数字复接解复接装置，其特征在于，在输入时钟信号的触发下实现对所述数字解复接同步模块中3位计数器的累加和8位串行移位器的移位，将输入串行码流信号输入给所述数字解复接同步模块中的8位串行移位器。