CN204244256U - 一种多路e1解帧系统 - Google Patents

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本实用新型涉及一种通信领域，特别涉及一种多路E1解帧系统，包括多路HDB3解码模块、多路复用器MUX模块、FIFO模块和E1解帧器模块；其中多路HDB3解码模块依次与路复用器MUX模块相连；路复用器MUX模块的另一端与FIFO模块的一端相连，FIFO模块的另一端与E1解帧器模块的一端相连；E1解帧器模块E1_DEFRAMER的另一端与下位器件相连；将多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元。

Description

一种多路E1解帧系统
    技术领域
本实用新型涉及一种通信领域，特别涉及一种多路E1解帧系统。
背景技术
在数据通信领域，E1信号成帧和解帧是最基本的帧处理，按照G.704，每基本帧由32 个路时隙（ts0-ts31）组成，每个路时隙由8bit 码组成，基本帧帧频为8000 帧/秒，即2.048Mbit/s数据按固定帧结构进行组帧发送，收帧解帧。
根据《E1成／解帧器的设计》（湖南大学物理与微电子科学学院，李鹏程，颜永红，帅金晓，郭友洪）E1成／解帧器包括e1_framer，e1_deframer，e1pi 三个模块，e1_framer 模块对发送的数据组成符合G.704 协议规定的E1 帧结构；e1_deframer 模块对接收到的数据进行解帧，即对帧组成部分的进行分离并加以解释；e1pi 模块负责将数据发送到线路侧同时从线路上接收数据，这其中包括对数据进行检测、从数据中恢复出时钟（收方向）、进行码型的转换（hdb3 编解码）、对编码违例进行检查。
E1成／解帧器较详细介绍了单路E1成帧解帧方法和过程，但在实际应用中，E1收发路往往比较多，我们常用16路E1收发，如果采用单路独立处理方法，将需要大量逻辑资源，而现有技术，这是这样的解帧方式，为节约逻辑资源，本实用新型采用多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，这样就大大节约E1解帧器所需逻辑单元。
实用新型内容
本实用新型的目的在于克服现有技术中所存在的上述不足，提供一种多路E1解帧系统。将多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元。
为了实现上述实用新型目的，本实用新型提供了以下技术方案：
一种多路E1解帧系统，包括多路HDB3解码模块、多路复用器MUX模块、FIFO模块和E1解帧器模块；其中多路HDB3解码模块依次与路复用器MUX模块相连；路复用器MUX模块的另一端与FIFO模块的一端相连，FIFO模块的另一端与E1解帧器模块的一端相连；E1解帧器模块的另一端与下位器件相连。
根据系统包含的E1信号通道数，包含2、4、8、16或32个的HDB3解码模块，其中所述HDB3解码模块分别与多路复用器MUX模块相连。
进一步的，所述HDB3解码模块，包含HDB3解码器、cv_check模块 、los_det模块和ais_det模块；其中HDB3解码器与cv_check模块 、los_det模块和ais_det模块分别相连；
工作中，每路E1经HDB3模块解码后，分别由cv_check模块检测出编码违例，由los_det模块检测出信号丢失（los），由ais_det模块检测出全“1”（ais）告警；并将上述丢失告警信号Los、违例告警信号Cv_err和全“1”告警信号Ais直接送告警处理。HDB3码是一种AMI码的改进型，不仅克服了当AMI码中出现连“0” 码定时提取困难的缺点，而且具有频谱能量主要集中在基波频率以下，占用频带较窄的优点。
进一步的，所述HDB3解码模块，还包含Clk-recovery模块，所述Clk-recovery模块用于以恢复时钟E1_clk_2M上升沿，进而生成每路的恢复时钟使能E1_clk_2M_en，E1_clk_2M_en；Clk-recovery模块完成HDB3自适应时钟恢复，恢复出本路E1 2.048 MHz时钟。
本一种多路E1解帧系统的工作过程以下步骤：
（1）将多路E1信号分别输入到每一路的HBD3模块中；
（2）每路E1经HDB3模块解码后生成全“1”告警信号Ais、丢失告警信号Los、违例告警信号Cv_err等，直接输入下位器件进行处理；同时HDB3模块使用81.92MHz高精度采样时钟采样每路E1信号，以恢复时钟E1_clk_2M上升沿，进而生成每路的恢复时钟使能E1_clk_2M_en，E1_clk_2M_en控制E1数据E1_data的同步采样；
（3）多路复用器MUX模块MUX按通道对E1信号进行循环采样，生成多路E1_data串行数据流，并将所述E1_data串行数据流写入FIFO中；
（4）E1解帧器模块从FIFO读取数据进行解帧处理，分别生成LOF、LOM、FAS-ERR、CRC-ERR告警和通道E1_data的数据输出到下位器件中。
本系统将多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元。
进一步的，本系统中HDB3解码模块高速循环采样：
进一步的，本系统中采用高速时钟循环采样每个通道频率为 2.048 MHz的E1信号，恢复出每路E1时钟E1_clk_2M和每路E1数据E1_data。
优选的，本系统包括16路E1信号。当系统包括16路E1信号时，本系统中HDB3解码模块高速循环采样：采用一个81.92MHz高速时钟循环采样每个通道频率为 2.048 MHz的E1信号恢复出每路E1时钟E1_clk_2M和每路E1数据E1_data。
进一步的，当系统包括16路E1信号时，所述FIFO选用32*5bit，其中4bit端口号+1位数据；FIFO根据系统的设计要求进行选择。
优选的，本系统包括32路E1信号。当系统包括32路E1信号，所述HDB3解码模块高速循环采样：采用一个243.84MHz高速时钟循环采样每个通道频率为 2.048 MHz的E1信号，恢复出每路E1时钟E1_clk_2M和每路E1数据E1_data。
进一步的，当系统包括32路E1信号时，所述FIFO选用32*6bit，其中5bit端口号+1位数据；FIFO根据系统的设计要求进行选择。
进一步的，所述HDB3解码模块的高精度采样时钟采样每路E1恢复时钟E1_clk_2M上升沿，生成每路恢复时钟使能E1_clk_2M_en，E1_clk_2M_en，以控制E1数据E1_data的同步采样，消除信号时延影响，实现系统时钟的采样时延调整与同步。
进一步的，所述多路复用器MUX模块，所采用的复用时钟与通道E1采样时钟相同；周期循环复用每路E1的数据E1_data，加入每路E1端口号，形成多通道的串行数据流送入FIFO。
进一步的，所述多路复用器MUX模块将生成的多通道串行数据流送循环写入FIFO中。
进一步的，工作时，FIFO下位的E1解帧器模块周期读取FIFO中所存储的数据；E1解帧器模块读取周期的选择根据系统选用的E1信号的路数而设定。
进一步的，E1解帧器模块周期读取FIFO数据，根据数据端口号，取出解帧器RAM块中的数据，放入共用移位寄存器Shift_reg，数据移位，移位后数据写回到原来RAM中，RAM中存放每个通道端口号、数据、时隙计数（ts_cnt），基本帧计数（bf_cnt），复帧计数（mf_cnt），位计数（bit_cnt）,CRC计数（crc_cnt）。解帧器输出LOF、LOM、FAS_ERR、CRC_ERR告警、端口及端口解帧数据。解帧器利用RAM来存放所有通道临时数据，这样其它部分可以共用，实现逻辑资源的充分利用。
进一步的，解帧数据RAM按Byte和通道输出到数据缓存中。
与现有技术相比，本实用新型的有益效果：现有技术中的E1解帧设计都是每一路E1信号对应一套解帧系统，即每一路的E1信号需要包含一个独立的FIFO和一个E1解帧器模块，这样以16路E1信号为例，就至少需要16个FIFO和16个E1解帧器模块，而32路E1信号就需要至少32个FIFO和32个E1解帧器模块，随着系统E1信号通道的增加，所需要的解帧器规模也越来越庞大，而这些庞大的解帧器所需要的逻辑单元也大大的增加（通常这些解帧器功能都是由FPGA实现的，解帧器越多，所需要的FPGA内部的逻辑单元就越多）。
本实用新型提供一种多路E1解帧系统，结构包括多路HDB3解码模块、多路复用器MUX模块、FIFO模块和E1解帧器模块E1_DEFRAMER；其中多路HDB3解码模块依次与路复用器MUX模块相连；路复用器MUX模块的另一端与FIFO模块的一端相连，FIFO模块的另一端与E1解帧器模块E1_DEFRAMER的一端相连；E1解帧器模块E1_DEFRAMER的另一端与下位器件相连；将多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元,为基于E1信号通信的带宽扩展和通信提速提供了十分有效的新途径，可应用于各种基于E1信号的通信系统中。
附图说明：
图1为本多路E1解帧系统结构示意图。
图2为HDB3解码模块结构示意图。
图3为本多路E1解帧系统方法流程示意图。
图4为实施例1结构示意图。
图5为实施例2结构示意图。
具体实施方式
下面结合试验例及具体实施方式对本实用新型作进一步的详细描述。但不应将此理解为本实用新型上述主题的范围仅限于以下的实施例，凡基于本实用新型内容所实现的技术均属于本实用新型的范围。
本实用新型的目的在于克服现有技术中所存在的上述不足，提供一种多路E1解帧系统，将多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元。
为了实现上述实用新型目的，本实用新型提供了以下技术方案：
一种多路E1解帧系统，如图1所示，包括多路HDB3解码模块、多路复用器MUX模块、FIFO模块和E1解帧器模块E1_DEFRAMER；其中多路HDB3解码模块依次与路复用器MUX模块相连；路复用器MUX模块的另一端与FIFO模块的一端相连，FIFO模块的另一端与E1解帧器模块E1_DEFRAMER的一端相连；E1解帧器模块E1_DEFRAMER的另一端与下位器件相连。
进一步的，所述HDB3解码模块，如图2所示，包含HDB3解码器、Clk-recovery模块、cv_check模块 、los_det模块和ais_det模块；其中HDB3解码器与cv_check模块 、Clk-recovery模块、los_det模块和ais_det模块分别相连；
工作中每路E1经HDB3模块解码后，分别由cv_check模块检测出编码违例，由los_det模块检测出信号丢失（los），由ais_det模块检测出全“1”（ais）告警；并将上述丢失告警信号Los、违例告警信号Cv_err和全“1”告警信号Ais直接送告警处理。
进一步的，如图2所示，工作时，HDB3解码模块中的Clk-recovery模块，用于以恢复时钟E1_clk_2M上升沿，进而生成每路的恢复时钟使能E1_clk_2M_en，E1_clk_2M_en。
进一步的，E1_clk_2M_en控制E1数据E1_data的同步采样。
本一种多路E1解帧系统的工作方法包含如图3所示的以下步骤：
（1）将多路E1信号分别输入到每一路的HBD3模块中；
（2）每路E1经HDB3模块解码后生成全“1”告警信号Ais、丢失告警信号Los、违例告警信号Cv_err等，直接输入下位器件进行处理；同时HDB3模块使用81.92MHz高精度采样时钟采样每路E1信号，以恢复时钟E1_clk_2M上升沿，进而生成每路的恢复时钟使能E1_clk_2M_en，E1_clk_2M_en控制E1数据E1_data的同步采样；
（3）多路复用器MUX模块MUX按通道对E1信号进行循环采样，生成多路E1_data串行数据流，并将所述E1_data串行数据流写入FIFO中；
（4）E1解帧器模块从FIFO读取数据进行解帧处理，分别生成LOF、LOM、FAS-ERR、CRC-ERR告警和通道E1_data的数据输出到下位器件中。
本系统将多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元。
进一步的，本系统中HDB3解码模块高速循环采样：采用高速时钟循环采样每个通道频率为 2.048 MHz的E1信号，恢复出每路E1时钟E1_clk_2M和每路E1数据E1_data。
进一步的，所述HDB3解码模块的高精度采样时钟采样每路E1恢复时钟E1_clk_2M上升沿，生成每路恢复时钟使能E1_clk_2M_en，E1_clk_2M_en，以控制E1数据E1_data的同步采样，消除信号时延影响，实现系统时钟的采样时延调整与同步。
进一步的，所述多路复用器MUX模块，所采用的复用时钟与通道E1采样时钟相同；周期循环复用每路E1的数据E1_data，加入每路E1端口号，形成多通道的串行数据流送入FIFO。
进一步的，所述多路复用器MUX模块将生成的多通道串行数据流送循环写入FIFO中。
进一步的，工作时，FIFO下位的E1解帧器模块周期读取FIFO中所存储的数据；E1解帧器模块读取周期的选择根据系统选用的E1信号的路数而设定。
进一步的，E1解帧器模块周期读取FIFO数据，根据数据端口号，取出解帧器RAM块中的数据，放入共用移位寄存器Shift_reg，数据移位，移位后数据写回到原来RAM中，RAM中存放每个通道端口号、数据、时隙计数（ts_cnt），基本帧计数（bf_cnt），复帧计数（mf_cnt），位计数（bit_cnt）,CRC计数（crc_cnt）。解帧器输出LOF、LOM、FAS_ERR、CRC_ERR告警、端口及端口解帧数据。解帧器利用RAM来存放所有通道临时数据，这样其它部分可以共用，实现逻辑资源的充分利用。
进一步的，解帧数据RAM按Byte和通道输出到数据缓存中。
    实施例1
系统包括16路的E1信号，如图4所示，包括16路HDB3解码模块、多路复用器MUX模块、FIFO模块和E1解帧器模块E1_DEFRAMER；其中16路HDB3解码模块依次与路复用器MUX模块相连；路复用器MUX模块的另一端与FIFO模块的一端相连，FIFO模块的另一端与E1解帧器模块E1_DEFRAMER的一端相连；E1解帧器模块E1_DEFRAMER的另一端与下位的数据缓存模块相连。
本系统包括16路E1信号。当系统包括16路E1信号时，本系统中HDB3解码模块高速循环采样：采用一个81.92MHz高速时钟循环采样每个通道频率为 2.048 MHz的E1信号恢复出每路E1时钟E1_clk_2M和每路E1数据E1_data。
进一步的，当系统包括16路E1信号时，所述FIFO选用32*5bit，其中4bit端口号+1位数据；FIFO根据系统的设计要求进行选择。
其余系统结构及工作方法与实施方式相同，不再赘述。
实施例2
系统包括32路的E1信号，如图5所示，包括32路HDB3解码模块、多路复用器MUX模块、FIFO模块和E1解帧器模块E1_DEFRAMER；其中32路HDB3解码模块依次与路复用器MUX模块相连；路复用器MUX模块的另一端与FIFO模块的一端相连，FIFO模块的另一端与E1解帧器模块E1_DEFRAMER的一端相连；E1解帧器模块E1_DEFRAMER的另一端与下位的数据缓存模块相连。
优选的，本系统包括32路E1信号。当系统包括32路E1信号，所述HDB3解码模块高速循环采样：采用一个243.84MHz高速时钟循环采样每个通道频率为 2.048 MHz的E1信号，恢复出每路E1时钟E1_clk_2M和每路E1数据E1_data。
进一步的，当系统包括32路E1信号时，所述FIFO选用32*6bit，其中5bit端口号+1位数据；FIFO根据系统的设计要求进行选择。
其余系统结构及工作方法与实施方式相同，不再赘述。
总之，现有技术中的E1解帧设计都是每一路E1信号对应一套解帧系统，即每一路的E1信号需要包含一个独立的FIFO和一个E1解帧器模块，这样以16路E1信号为例，就至少需要16个FIFO和16个E1解帧器模块，而32路E1信号就需要至少32个FIFO和32个E1解帧器模块，随着系统E1信号通道的增加，所需要的解帧器规模也越来越庞大，而这些庞大的解帧器所需要的逻辑单元也大大的增加（通常这些解帧器功能都是由FPGA实现的，解帧器越多，所需要的FPGA内部的逻辑单元就越多）。
一种多路E1解帧系统，结构包括多路HDB3解码模块、多路复用器MUX模块、FIFO模块和E1解帧器模块E1_DEFRAMER；其中多路HDB3解码模块依次与路复用器MUX模块相连；路复用器MUX模块的另一端与FIFO模块的一端相连，FIFO模块的另一端与E1解帧器模块E1_DEFRAMER的一端相连；E1解帧器模块E1_DEFRAMER的另一端与下位器件相连；将多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元,为基于E1信号通信的带宽扩展和通信提速提供了十分有效的新途径，可应用于各种基于E1信号的通信系统中。

Claims (8)

1.一种多路E1解帧系统，其特征是，包含HDB3解码模块、多路复用器MUX模块、FIFO模块和E1解帧器模块E1_DEFRAMER；
其中HDB3解码模块依次与路复用器MUX模块相连；路复用器MUX模块的另一端与FIFO模块的一端相连，FIFO模块的另一端与E1解帧器模块E1_DEFRAMER的一端相连；E1解帧器模块E1_DEFRAMER的另一端与下位器件相连。
2.如权利要求1所述的一种多路E1解帧系统，其特征是，根据系统包含的E1信号通道数，包含2、4、8、16或32个的HDB3解码模块，其中所述HDB3解码模块分别与多路复用器MUX模块相连。
3.如权利要求2所述的一种多路E1解帧系统，其特征是，所述HDB3解码模块，包含HDB3解码器、cv_check模块 、los_det模块和ais_det模块；其中HDB3解码器与cv_check模块 、los_det模块和ais_det模块分别相连；
工作中，每路E1经HDB3模块解码后，分别由cv_check模块检测出编码违例，由los_det模块检测出los告警，由ais_det模块检测出全ais告警信号；并将所述告警信号直接送告警处理。
4.如权利要求3所述的一种多路E1解帧系统，其特征是，所述HDB3解码模块还包含Clk-recovery模块，所述Clk-recovery模块与HDB3解码器相连。
5.如权利要求4所述的一种多路E1解帧系统，其特征是，系统包含16路E1信号时，所述HDB3解码模块采用一个81.92MHz高速时钟循环采样每个通道频率为 2.048 MHz的E1信号。
6.如权利要求5所述的一种多路E1解帧系统，其特征是，所述FIFO为5位FIFO。
7.如权利要求4所述的一种多路E1解帧系统，其特征是，系统包含32路E1信号时，所述HDB3解码模块采用一个234.94MHz高速时钟循环采样每个通道频率为 2.048 MHz的E1信号。
8.如权利要求7所述的一种多路E1解帧系统，其特征是，所述FIFO为6位FIFO。
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