CN105337914B - 一种基于1b4b编码的异步串行通信接收方法及保护装置 - Google Patents
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Abstract
本发明涉及一种基于1B4B编码的异步串行通信接收方法及保护装置，方法包括：预设1B4B编码后数据流与解码采样时同步时钟的相位差；根据1B4B编码后数据流跳变沿与计数器预设时刻的比较结果，调整计数器的步长，最终生成与1B4B编码后数据流具有固定相位差的同步时钟；以上述生成的同步时钟为基准对1B4B编码后数据流进行采样处理得到解码后的数据流；根据1B4B编码前数据流传输速率与生成同步时钟的关系，对生成同步时钟分频得到接收时钟，以接收时钟为基准对解码后的数据流进行采样，实现对解码后数据流的接收存储。本发明的方法解决了光纤异步串行通信中接收端的同步接收及传输过程中的波形失真问题。
Description
技术领域
本发明属于继电保护领域中的光纤纵联通信技术，具体涉及一种基于1B4B编码的异步串行通信接收方法及保护装置。
背景技术
在继电保护领域中，尤其是高压线路保护，由于纵联差动保护范围广，响应速度快以及可靠性高而成为高压线路保护的主保护。纵联差动保护的实现依赖于线路两侧保护装置之间的保护数据传输。由于光纤传输速度快、抗干扰能力强，使其普遍应用于线路保护的纵联通信中。利用光纤进行远距离数据传输主要采用异步串行通信方式，为解决数据流中不规则地出现“0”或“1”导致的接收端无法同步接收问题，以及避免连续的“0”或“1”传输产生的直流分量累积导致的波形失真现象，必须设计开发一种适用于该通信方式的异步串行通信方法。
现有技术《继电保护光纤通道仿真测试及研究》(尹成群等，继电器，2006.7.14(13))中给出了一种将1B4B编码方式应用于继电保护光纤通信中，以提高信号在通道传输过程中的抗干扰能力，但是并没有给出在1B4B编码后的数据如何实现在接收端的同步接收，所以，急需提出一种同步接收方法及保护装置。
发明内容
本发明提供了一种基于1B4B编码的异步串行通信接收方法及保护装置，旨在解决光纤异步串行通信中接收端的同步接收及传输过程中的波形失真问题。
为解决上述技术问题，本发明的基于1B4B编码的异步串行通信接收方法包括：
1)预设1B4B编码后数据流与解码采样时同步时钟的相位差；将1B4B编码后数据流上升沿或下降沿与计数器预设时刻进行比较，当1B4B编码后数据流上升沿或下降沿超前，增加计数器每个时钟周期的步长，当1B4B编码后数据流上升沿或下降沿滞后，减少计数器每个时钟周期的步长，最终生成与1B4B编码后数据流具有固定相位差的同步时钟；
2)以步骤4)生成的同步时钟为基准对1B4B编码后数据流进行采样处理，得到解码后数据流；
3)根据1B4B编码前数据流传输速率，生成同步接收时钟，实现对解码后数据流的接收存储，等待接收端CPU读取
相位差是根据本地时钟频率与1B4B编码后数据流传输速率的倍数关系及解码时对1B4B编码后数据流的准确采样设定的。
所述1B4B编码的格式为：有效数据“1”编码后为“1100”，有效数据“0”编码后为“1010”.
所述1B4B编码后数据流的传输速率为编码前数据流传输速率的4倍。
所述同步时钟频率为1B4B编码后数据流传输速率的1/2。
所述接收时钟频率与编码前数据流的传输速率相同。
本发明的基于1B4B编码通信的保护装置包括具有收发功能的通信单元，所述通信单元包括CPU、发送模块、编码模块、解码模块和接收模块，所述通信单元还包括同步时钟模块，所述同步时钟模块包括步长可调计数器和时刻比较器。
所述通信单元还包括光电装换器。
所述发送模块、编码模块、解码模块、接收模块和同步时钟模块采用FPGA实现。
本发明的基于1B4B编码的异步串行通信接收方法、装置及系统在接收装置中设置了同步时钟生成模块，该同步时钟生成模块具备锁相功能，能够将生成的同步时钟与经过编码的数据流信号的相位差锁定在一定的可接受的范围内，以保证接收端能够同步接收，使得数据流在传输过程中即使出现较小的波形抖动和失真，也不影响系统的正常通信,提高了通信的抗干扰性。
本发明的保护装置中所有的功能模块均通过FPGA内部可编程逻辑实现，可扩展性强，移植方便，可以扩展支持多路相互独立的异步串行通信。
附图说明
图1为基于1B4B编码异步串行通信系统的实现框图；
图2为1B4B编码方式的示意图；
图3为同步时钟生成模块原理框图；
图4为本地时钟、1B4B编码后数据流、同步时钟与接收时钟示意图。
具体实施方式
下面结合附图，对本发明的技术方案作进一步详细说明。
基于1B4B编码通信的保护装置实施例
本实施例中的保护装置包括通信单元，该通信单元包括CPU、发送模块、编码模块、解码模块、接收模块、光电转换模块和同步时钟模块，同步时钟模块包括步长可调计数器和时刻比较器。
同步时钟生成模块主要是通过一个步长可调的计数器进行时钟分频实现，其原理框图如图3所示。
本实施例中的同步时钟生成模块、解码模块、接收模块均通过FPGA实现。FPGA是可编程逻辑器件，通过硬件编程语言进行逻辑电路的重构以实现设计功能，时序控制精度高，具备并行处理的能力，选用FPGA进行系统实现灵活可靠。
本实施例中选用Xilinx公司的Spartan6系列XC6SLX4和Yuguang公司的GTL9系列光电转换模块。
由上述保护装置组成的基于1B4B编码的异步串行通信系统的实现框图如图1所示，整个系统的硬件架构主要包括CPU、FPGA和光电转换器，两端保护装置通过光纤进行链路连接。每个保护装置均具备发送和接收功能的通信单元，在二者进行光纤通信时，一个作为发送装置，一个作为接收装置。
本实施例中每个保护装置中的发送、编码模块与解码、接收模块相互独立，可同时并行处理，亦可单独运行，即系统可以进行单向或双向通信。
基于1B4B编码的异步串行通信接收方法实施例
本实施例中的接收方法包括如下步骤：
1)预设1B4B编码后数据流与解码采样时同步时钟的相位差；将1B4B编码后数据流上升沿或下降沿与计数器预设时刻进行比较，当1B4B编码后数据流上升沿或下降沿超前，增加计数器每个时钟周期的步长，当1B4B编码后数据流上升沿或下降沿滞后，减少计数器每个时钟周期的步长，最终生成与1B4B编码后数据流具有固定相位差的同步时钟；
2)以步骤4)生成的同步时钟为基准对1B4B编码后数据流进行采样处理，得到解码后数据流；
3)根据1B4B编码前数据流传输速率和步骤4)生成同步时钟频率的关系，生成同步接收时钟，实现对解码后数据流的接收存储，等待接收端CPU读取。
下面从整个基于1B4B编码的异步串行通信方法来详细介绍上述接收方法的具体实现过程：
1)系统上电FPGA程序加载后，CPU首先对FPGA内部光纤通信模块进行初始化，设置通信速率，空闲码等。
2)发送模块主要通过设计FPGA内部状态机进行实现。在没有收到启动发送命令的空闲态下，发送模块一直发送空闲码，保证同步时钟生成模块生成的同步时钟的稳定性和连续性，通信链路不间断，并实时检测CPU发出的启动命令。CPU在给FPGA发送启动命令之前，需先将待发送数据写入FPGA内部发送数据缓冲区。FPGA发送模块一旦检测到启动命令，就从发送数据缓冲区中读取发送数据，根据预先设定通信协议，添加帧头和帧尾后将发送数据以串行方式传输给编码模块，使得接收端能够正确识别有效数据帧的起始与结束。发送频率根据CPU的初始化配置进行选择，以本地时钟为基准或者以同步时钟模块生成的同步时钟为基准。
其中，发送数据缓冲区可以采用FPGA内部的Ram资源或采用其他的存储装置。
3)编码模块按照1B4B的编码要求将待发送数据逐位转换成1B4B格式后通过发送端口输出。1B4B的编码格式如图2所示，有效数据“1”编码后为“1100”，有效数据“0”编码后为“1010”。由此可知，为保持有效数据传输速率不变，编码后的数据传输速率为编码前传输速率的4倍。假设CPU设定有效信息传输速率为2Mbits/s，则编码后的传输速率为8Mbits/s。将编码模块的主时钟设为发送模块主时钟的4倍，并实时检测发送模块输出的有效数据是“1”还是“0”。若为“1”，则以8Mbits/s传输速率输出“1100”；若为“0”，则以8Mbits/s传输速率输出“1010”。
4)同步时钟生成模块主要是通过一个步长可调的计数器进行时钟分频实现，其原理框图如图3所示。主时钟为FPGA本地时钟，其频率为数据编码后的传输速率的4倍以上，为提高锁相精度，一般取8倍以上。由步骤3)可知若有效数据传输速率为2Mbits/s，则编码后的传输速率为8Mbits/s，则同步时钟模块应用的本地时钟频率至少为32MHz，一般取64MHz。以有效数据传输速率为2Mbits/s为例，计数器以64MHz本地时钟为激励，计数范围为0～15，即计数值等于15时从0开始重新计数，正常情况下步长为1，通过计数器16分频可得到一个4MHz的分频时钟。同步时钟模块在本地时钟的激励下实时检测编码后数据流的下降沿跳变，并将下降沿出现的时刻与计数器的计数时刻进行比较。根据本地时钟频率与编码后数据流传输速率的倍数关系，以及便于解码时利用同步时钟对编码后数据流进行采样，将编码后数据流的下降沿与计数器的时刻3进行比较，如果下降沿超前，则计数器每个时钟周期的步长增加为2，如果滞后，则计数器步长为减小为0。经过步长调整可逐渐将编码后数据流的下降沿锁定在计数器时刻3。而同步时钟通过计数器分频得出，调整步长的过程也是调整同步时钟的周期和占空比的过程。经过调整的同步时钟的相位与编码后数据流的相位差将被锁定，如图4所示。本系统中，为便于解码，分频得到的同步时钟的频率为编码后数据流传输速率的1/2，为编码前数据流传输速率的2倍。
本实施例中选择计数器的时刻3来锁定同步时钟与编码后数据流的相位差，作为其他实施方式，还可以选择其他的计数器时刻，如计数器的时刻4等。
本实施例中当编码后数据流超前和滞后时，分别将计数器每个时钟周期的步长增加为2或减小为0，当然根据本地时钟频率的高低及与编码后数据流传输速率的倍数关系，可适当调整计数器每个时钟周期的步长增加或减小的数值。
5)解码模块以步骤4)中生成的同步时钟为基准对接收码流进行采样。由步骤4)可知，同步时钟频率为编码后数据的传输速率的1/2，用同步时钟对接收码流进行采样时，“1010”经过同步时钟采样得到“11”或者“00”，而“1100”经过采样得到“10”或者“01”，如图4所示。在同步时钟的激励下，对前后两次采样的数据进行异或运算，则“1010”经过采样和异或运算后的结果为“0”，“1100”经过采样和异或运算后的结果为“1”。经过以上处理，接收码流转换成与编码前的有效数据流数值相同的码流。但由于同步时钟为编码前有效数据传输速率的两倍，异或运算后的数据流速率也为编码前有效数据传输速率的两倍。以同步时钟的二分频时钟为激励，对经过异或运算的数据流重采样即可实现1B4B编码数据的准确解码。
6)接收模块为发送模块的逆向操作，也通过设计状态机实现。将同步时钟模块输出的同步时钟进行二分频即可得到同步接收时钟，以接收时钟为激励对解码模块输出的数据流进行采样，即可得到有效数据码流，而且接收速率与编码前有效数据传输速率相同。接收模块状态机实时检测数据帧帧头，如果检测到帧头，则开始将收到的数据按字节存入数据接收缓冲区，接收过程中还要实时检测接收数据是否为帧尾，如果是帧尾则表示该数据帧接收完成。接收完成后，触发CPU中断，等待CPU读取缓存的接收数据。
以上给出了具体的实施方式，但本发明不局限于所描述的实施方式。本发明的基本思路在于上述基本方案，对本领域普通技术人员而言，根据本发明的教导，设计出各种变形的模型、公式、参数并不需要花费创造性劳动。在不脱离本发明的原理和精神的情况下对实施方式进行的变化、修改、替换和变型仍落入本发明的保护范围内。
Claims (6)
1.一种基于1B4B编码的异步串行通信接收方法，其特征在于，该方法包括如下步骤：
1)预设1B4B编码后数据流与解码采样时同步时钟的相位差；将1B4B编码后数据流上升沿或下降沿与计数器预设时刻进行比较，当1B4B编码后数据流上升沿或下降沿超前，增加计数器每个时钟周期的步长，当1B4B编码后数据流上升沿或下降沿滞后，减少计数器每个时钟周期的步长，最终通过计数器分频生成与1B4B编码后数据流具有固定相位差的同步时钟；
2)以步骤1)生成的同步时钟为基准对1B4B编码后数据流进行采样处理，得到解码后数据流；所述同步时钟频率为1B4B编码后数据流传输速率的1/2；
3)根据1B4B编码前数据流传输速率与步骤1)生成的同步时钟的频率的关系，生成同步接收时钟，实现对解码后数据流的接收存储，等待接收端CPU读取；在同步时钟的激励下，对前后两次采样的数据流进行异或运算，以同步时钟的二分频时钟为激励，对经过异或运算的数据流进行重采样；
相位差是根据本地时钟频率与1B4B编码后数据流传输速率的倍数关系及解码时对1B4B编码后数据流的准确采样设定的。
2.根据权利要求1所述基于1B4B编码的异步串行通信接收方法，其特征在于，所述1B4B编码的格式为：有效数据“1”编码后为“1100”，有效数据“0”编码后为“1010”。
3.根据权利要求2所述基于1B4B编码的异步串行通信接收方法，其特征在于，所述1B4B编码后数据流的传输速率为编码前数据流传输速率的4倍，即编码前后有效数据传输速率不变。
4.一种用于实现权利要求1所述方法的基于1B4B编码通信的保护装置，所述保护装置包括具有收发功能的通信单元，所述通信单元包括CPU、发送模块、编码模块、解码模块和接收模块，其特征在于，所述通信单元还包括同步时钟模块，所述同步时钟模块包括步长可调计数器和时刻比较器。
5.根据权利要求4所述的基于1B4B编码通信的保护装置，其特征在于，所述通信单元还包括光电转换器。
6.根据权利要求4所述的基于1B4B编码通信的保护装置，其特征在于，所述发送模块、编码模块、解码模块、接收模块和同步时钟模块采用FPGA实现。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |