CN204244255U - 一种多路e1解帧器系统 - Google Patents
一种多路e1解帧器系统 Download PDFInfo
- Publication number
- CN204244255U CN204244255U CN201420782398.4U CN201420782398U CN204244255U CN 204244255 U CN204244255 U CN 204244255U CN 201420782398 U CN201420782398 U CN 201420782398U CN 204244255 U CN204244255 U CN 204244255U
- Authority
- CN
- China
- Prior art keywords
- module
- data
- deframer
- processing module
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012545 processing Methods 0.000 claims abstract description 85
- 230000001360 synchronised effect Effects 0.000 claims abstract description 62
- 238000000034 method Methods 0.000 claims description 13
- 238000004891 communication Methods 0.000 abstract description 9
- 238000013461 design Methods 0.000 description 7
- 238000011084 recovery Methods 0.000 description 5
- 238000009432 framing Methods 0.000 description 3
- 238000007689 inspection Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Landscapes
- Mobile Radio Communication Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本实用新型涉及一种通信领域，特别涉及一种多路E1解帧器系统，包括E1同步处理模块、RAM模块、shift-reg模块、CRC-CHECK模块；其中所述E1同步处理模块从上位器件中循环读取数据，根据端口号从RAM模块读取相应通道的E1-DATA数据，依次移入shift-reg模块中，并将本次从上位器件中读取的1bit的E1-DATA数据移入shift-reg模块的末位；将新的E1-DATA数据写入到RAM模块的相应通道中；直到存满8位后输出。只需要一个E1解帧器，就可进行多路的E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要独立解帧器的问题，大大节约E1解帧器所需逻辑单元。
Description
技术领域
本实用新型涉及一种通信领域，特别涉及一种多路E1解帧器系统。
背景技术
在数据通信领域，E1信号成帧和解帧是最基本的帧处理，按照G.704，每基本帧由32 个路时隙（ts0-ts31）组成，每个路时隙由8bit 码组成，基本帧帧频为8000 帧/秒，即2.048Mbit/s数据按固定帧结构进行组帧发送，收帧解帧。
根据《E1成／解帧器的设计》（湖南大学物理与微电子科学学院，李鹏程，颜永红，帅金晓，郭友洪）E1成／解帧器包括e1_framer，e1_deframer，e1pi 三个模块，e1_framer 模块对发送的数据组成符合G.704 协议规定的E1 帧结构；e1_deframer 模块对接收到的数据进行解帧，即对帧组成部分的进行分离并加以解释；e1pi 模块负责将数据发送到线路侧同时从线路上接收数据，这其中包括对数据进行检测、从数据中恢复出时钟（收方向）、进行码型的转换（hdb3 编解码）、对编码违例进行检查。
E1成／解帧器较详细介绍了单路E1成帧解帧方法和过程，但在实际应用中，E1收发路往往比较多，我们常用16路E1收发，如果采用单路独立处理方法，将需要大量逻辑资源，为节约逻辑资源，本实用新型采用多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，这样就大大节约E1解帧器所需逻辑单元。
实用新型内容
本实用新型的目的在于克服现有技术中所存在的上述不足，提供一种多路E1解帧器系统。将多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元。
为了实现上述实用新型目的，本实用新型提供了以下技术方案：
一种多路E1解帧器系统，包括E1同步处理模块、RAM模块、shift-reg模块、CRC-CHECK模块；其中，所述E1同步处理模块与所述RAM模块相连；所述E1同步处理模块与所述shift-reg模块相连；所述RAM模块与所述shift-reg模块相连；
所述E1同步处理模块从上位器件中循环读取包括端口号PORT和1bit的E1-DATA数据的E1数据；
首先根据端口号读取RAM模块中相应通道的E1-DATA数据和状态信息到E1同步处理模块中；
E1同步处理模块根据本次E1-DATA数据的情况对所读取的状态信息进行相应处理；并将处理后的状态信息写入RAM模块的相应通道中；
E1同步处理模块将从RAM模块读取的E1-DATA数据，依次移入shift-reg模块中，并将本次从上位器件中读取的1bit的E1-DATA数据移入shift-reg模块的末位；
将shift-reg模块中新的E1-DATA数据写入到RAM模块的相应通道中；
直到相应通道的E1-DATA数据存满8位后输出的下位器件中。由E1同步处理模块发出使能信号将上述通道的所有数据以及端口号从RAM模块输出到相应的下位器件中，这样就完成了多路E1信号的分别解帧。
进一步的，所述状态信息包括时隙计数、基本帧计数、复帧计数、位计数以及CRC-RESULT。
进一步的，所述E1同步处理模块，包括df_timer模块，其中E1同步处理模块从上位器件中读取数据后，由df_timer模块为其他模块提供时隙计数（TS-CNT），基本帧计数（BF-CNT），复帧计数（MF-CNT）以及位计数（bit-cnt）；其后E1同步处理模块，将所述根据端口号将上述时隙计数（TS-CNT），基本帧计数（BF-CNT），复帧计数（MF-CNT）以及位计数（BIT-CNT）的结果写入到RAM的对应的通道中。
进一步的，所述E1同步处理模块，包括crc_cnt 模块；其中crc_cnt 模块完成对crc 误码的计数，并将计数的结果输入到CRC-CHECK模块中，由CRC-CHECK模块完成crc的检验，产生相应的CRC-RESULT输入到RAM模块的相应通道位置中。
进一步的，所述E1同步处理模块，包括df_fsm模块；其中完成基本帧和复帧同步，然后产生告警。
具体的，所述状态信息的处理过程为，所述E1同步处理模块，每次从上位器件中读取括端口号PORT和1bit的E1-DATA数据的E1数据，首先根据端口号PORT，读取RAM模块中存储的对应通道的E1-DATA数据和状态信息到E1同步处理模块中； E1同步处理模块中的df_timer模块、crc_cnt 模块以及df_fsm模块，根据E1-DATA本次数据的情况，对读取的RAM模块中存储的时隙计数（TS-CNT），基本帧计数（BF-CNT），复帧计数（MF-CNT）,位计数（BIT-CNT），crc 误码计进行相应的处理，并将计算结果重新写入RAM模块的对应通道中。
进一步的，所述多路E1解帧系统还包括告警处理模块，所述告警处理模块与所述E1同步处理模块相连，并根据所述E1同步处理模块中所产生的时隙计数（TS-CNT），基本帧计数（BF-CNT），复帧计数（MF-CNT）、位计数（bit-cnt），crc 误码计数结果，输出相应每一E1信号的包括LOF、LOM、FAS-ERR、CRC-ERR等告警信号。
进一步的，所述多路E1解帧系统中的RAM模块将解帧数据按Byte和通道输出到下位器件中。
进一步的，所述E1同步处理模块从FIFO模块中读取E1数据。
进一步的，本系统包括16路E1信号。
进一步的，当系统包括16路E1信号时，所述FIFO选用32*5bit，其中4bit端口号+1bit数据；FIFO根据系统的设计要求进行选择。
进一步的，当系统包括16路E1信号时，所述系统采用一个81.92MHz高速时钟。
进一步的，本系统包括32路E1信号。
进一步的，当系统包括32路E1信号时，所述FIFO选用32*6bit，其中5bit端口号+1bit数据；FIFO根据系统的设计要求进行选择。
进一步的，当系统包括32路E1信号，所述系统采用一个163.84MHz高速时钟循环采样每个通道频率为 2.048 MHz的E1信号。
进一步的，本系统还可用于1路、2路、4路、8路E1信号解帧系统中。
提供基于本系统的一种多路E1解帧实现方法，包含如下步骤：
（1）所述E1同步处理模块从上位器件中循环读取包括端口号PORT和1bit的E1-DATA数据的E1数据；
（2）根据端口号读取RAM模块中相应通道的E1-DATA数据和状态信息到E1同步处理模块中；
（3）E1同步处理模块将从RAM模块读取的E1-DATA数据，依次移入shift-reg模块中，并将本次从上位器件中读取的1bit的E1-DATA数据移入shift-reg模块的末位；
（4）将shift-reg模块中新的E1-DATA数据写入到RAM模块的相应通道中；
（5）判断RAM模块的相应通道中的数据是否存满8位；
（6）如果RAM模块中相应通道的数据存满8位；则将RAM模块的相应通道中的数据输出到下位器件中；此时输出到下位器件中的数据包括8bit的E1-DATA数据和相应的端口号。
进一步的，（3-2）所示将所述步骤（2）中的状态信息，E1同步处理模块根据本次E1-DATA数据的情况对所读取的状态信息进行相应处理；
（4-2）将处理后的状态信息写入RAM模块的相应通道中。
进一步的，所述步骤（3-2）中，下位器件根据状态信息输出包括LOF、LOM、FAS-ERR、CRC-ERR等告警信号。
与现有技术相比，本实用新型的有益效果：现有技术中的E1解帧设计都是每一路E1信号对应一套解帧系统，即每一路的E1信号需要包含一个独立E1解帧器模块，这样以16路E1信号为例，就至少需要16个E1解帧器模块，而32路E1信号需要至少32个E1解帧器模块，随着系统E1信号通道的增加，所需要的解帧器规模也越来越庞大，而这些庞大的解帧器所需要的逻辑单元也大大的增加（通常这些解帧器功能都是由FPGA实现的，解帧器越多，所需要的FPGA内部的逻辑单元就越多）。
一种多路E1解帧器系统，包括E1同步处理模块、RAM模块、shift-reg模块、CRC-CHECK模块；其中，所述E1同步处理模块与所述RAM模块相连；所述E1同步处理模块与所述shift-reg模块相连；所述RAM模块与所述shift-reg模块相连；所述E1同步处理模块从上位器件中循环读取包括端口号PORT和1bit的E1-DATA数据的E1数据；首先根据端口号读取RAM模块中相应通道的E1-DATA数据和状态信息到E1同步处理模块中；E1同步处理模块根据本次E1-DATA数据的情况对所读取的状态信息进行相应处理；并将处理后的状态信息写入RAM模块的相应通道中；E1同步处理模块将从RAM模块读取的E1-DATA数据，依次移入shift-reg模块中，并将本次从上位器件中读取的1bit的E1-DATA数据移入shift-reg模块的末位；将shift-reg模块中新的E1-DATA数据写入到RAM模块的相应通道中；直到相应通道的E1-DATA数据存满8位后输出的下位器件中。
这样只需要一个E1解帧器系统，就可进行多路的E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元,为基于E1信号通信的带宽扩展和通信提速提供了十分有效的新途径，可应用于各种基于E1信号的通信系统中。
附图说明：
图1为本多路E1解帧系统结构示意图。
图2为本多路E1解帧系统方法流程示意图。
具体实施方式
下面结合试验例及具体实施方式对本实用新型作进一步的详细描述。但不应将此理解为本实用新型上述主题的范围仅限于以下的实施例，凡基于本实用新型内容所实现的技术均属于本实用新型的范围。
本实用新型的目的在于克服现有技术中所存在的上述不足，提供一种多路E1解帧器系统。将多路E1解帧数据经复用器组装成串行数据流，这样只需要一个E1解帧器，就可进行E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元。
为了实现上述实用新型目的，本实用新型提供了以下技术方案：
一种多路E1解帧器系统，如图1所示，包括E1同步处理模块、RAM模块、shift-reg模块、CRC-CHECK模块；其中，所述E1同步处理模块与所述RAM模块相连；所述E1同步处理模块与所述shift-reg模块相连；所述RAM模块与所述shift-reg模块相连；
所述E1同步处理模块从上位器件中循环读取包括端口号PORT和1bit的E1-DATA数据的E1数据；
首先根据端口号读取RAM模块中相应通道的E1-DATA数据和状态信息到E1同步处理模块中；
E1同步处理模块根据本次E1-DATA数据的情况对所读取的状态信息进行相应处理；并将处理后的状态信息写入RAM模块的相应通道中；
E1同步处理模块将从RAM模块读取的E1-DATA数据，依次移入shift-reg模块中，并将本次从上位器件中读取的1bit的E1-DATA数据移入shift-reg模块的末位；
将shift-reg模块中新的E1-DATA数据写入到RAM模块的相应通道中；
直到相应通道的E1-DATA数据存满8位后输出的下位器件中。由E1同步处理模块发出使能信号将上述通道的所有数据以及端口号从RAM模块输出到相应的下位器件中，这样就完成了多路E1信号的分别解帧。(图1中，CLK为采样时钟，TS-CNT为时隙计数、BF-CNT为基本帧计数、MF-CNT为复帧计数、BIT-CNT为位计数；WR-EN为写使能，WR-ADDR为写地址，RE-EN为读使能，RE-ADDR为读使能)。
进一步的，所述状态信息包括时隙计数、基本帧计数、复帧计数、位计数以及CRC-RESULT。
进一步的，所述E1同步处理模块，包括df_timer模块，其中E1同步处理模块从上位器件中读取数据后，由df_timer模块为其他模块提供时隙计数（TS-CNT），基本帧计数（BF-CNT），复帧计数（MF-CNT），位计数（BIT-CNT）；其后E1同步处理模块将所述根据端口号将上述时隙计数（TS-CNT），基本帧计数（BF-CNT），复帧计数（MF-CNT），位计数（BIT-CNT）结果写入到RAM的对应通道中。
进一步的，所述E1同步处理模块，包括crc_cnt 模块；其中crc_cnt 模块完成对crc 误码的计数，并将计数的结果输入到CRC-CHECK模块中，由CRC-CHECK模块完成crc的检验，产生相应的CRC-RESULT输入到RAM模块的相应通道位置中。
进一步的，所述E1同步处理模块，包括df_fsm模块；其中完成基本帧和复帧同步，然后产生告警。
具体的，所述状态信息的处理过程为，所述E1同步处理模块，每次从上位器件中读取括端口号PORT和1bit的E1-DATA数据的E1数据，首先根据端口号PORT，读取RAM模块中存储的对应通道的E1-DATA数据和状态信息到E1同步处理模块中； E1同步处理模块中的df_timer模块、crc_cnt 模块以及df_fsm模块，根据E1-DATA本次数据的情况，对读取的RAM模块中存储的时隙计数（TS-CNT），基本帧计数（BF-CNT），复帧计数（MF-CNT），位计数（BIT-CNT），crc 误码计进行相应的处理，并将计算结果重新写入RAM模块的对应通道中。
进一步的，所述多路E1解帧系统还包括告警处理模块，所述告警处理模块与所述E1同步处理模块相连，并根据所述E1同步处理模块中所产生的时隙计数（TS-CNT），基本帧计数（BF-CNT），复帧计数（MF-CNT），位计数（BIT-CNT），crc 误码计数结果，输出相应每一E1信号的包括LOF、LOM、FAS-ERR、CRC-ERR等告警信号。
进一步的，所述多路E1解帧系统中的RAM模块将解帧数据按Byte和通道输出到下位器件中。
进一步的，所述E1同步处理模块从FIFO模块中读取上位数据。
进一步的，本系统包括16路E1信号。
进一步的，当系统包括16路E1信号时，所述FIFO选用32*5bit，其中4bit端口号+1bit数据；FIFO根据系统的设计要求进行选择。
进一步的，当系统包括16路E1信号时，所述系统采用一个81.92MHz高速时钟。
进一步的，本系统包括32路E1信号。
进一步的，当系统包括32路E1信号时，所述FIFO选用32*6bit，其中5bit端口号+1bit数据；FIFO根据系统的设计要求进行选择。
进一步的，当系统包括32路E1信号，所述系统采用一个163.84MHz高速时钟循环采样每个通道频率为 2.048 MHz的E1信号。
进一步的，本系统还可用于1路、2路、4路、8路E1信号解帧系统中。
提供基于本系统的一种多路E1解帧实现方法，包含如图2所示的以下步骤：
（1）所述E1同步处理模块从上位器件中循环读取包括端口号PORT和1bit的E1-DATA数据的E1数据；
（2）根据端口号读取RAM模块中相应通道的E1-DATA数据和状态信息到E1同步处理模块中；
（3）E1同步处理模块将从RAM模块读取的E1-DATA数据，依次移入shift-reg模块中，并将本次从上位器件中读取的1bit的E1-DATA数据移入shift-reg模块的末位；
（4）将shift-reg模块中新的E1-DATA数据写入到RAM模块的相应通道中；
（5）判断RAM模块的相应通道中的数据是否存满8位；不满则返回步骤（1）；
（6）如果RAM模块中相应通道的数据存满8位；则将RAM模块的相应通道中的数据输出到下位器件中；此时输出到下位器件中的数据包括8bit的E1-DATA数据和相应的端口号。
如图2（3-2）所示将所述步骤（2）中的状态信息，E1同步处理模块根据本次E1-DATA数据的情况对所读取的状态信息进行相应处理；（4-2）将处理后的状态信息写入RAM模块的相应通道中。
进一步的，下位器件根据状态信息输出包括LOF、LOM、FAS-ERR、CRC-ERR等告警信号，如图2（3-3）所示。
总之，现有技术中的E1解帧设计都是每一路E1信号对应一套解帧系统，即每一路的E1信号需要包含一个独立E1解帧器模块，这样以16路E1信号为例，就至少需要16个E1解帧器模块，而32路E1信号需要至少32个E1解帧器模块，随着系统E1信号通道的增加，所需要的解帧器规模也越来越庞大，而这些庞大的解帧器所需要的逻辑单元也大大的增加（通常这些解帧器功能都是由FPGA实现的，解帧器越多，所需要的FPGA内部的逻辑单元就越多）。
一种多路E1解帧器系统，包括E1同步处理模块、RAM模块、shift-reg模块、CRC-CHECK模块；其中，所述E1同步处理模块与所述RAM模块相连；所述E1同步处理模块与所述shift-reg模块相连；所述RAM模块与所述shift-reg模块相连；所述E1同步处理模块从上位器件中循环读取包括端口号PORT和1bit的E1-DATA数据的E1数据；首先根据端口号读取RAM模块中相应通道的E1-DATA数据和状态信息到E1同步处理模块中；E1同步处理模块根据本次E1-DATA数据的情况对所读取的状态信息进行相应处理；并将处理后的状态信息写入RAM模块的相应通道中；E1同步处理模块将从RAM模块读取的E1-DATA数据，依次移入shift-reg模块中，并将本次从上位器件中读取的1bit的E1-DATA数据移入shift-reg模块的末位；将shift-reg模块中新的E1-DATA数据写入到RAM模块的相应通道中；直到相应通道的E1-DATA数据存满8位后输出的下位器件中。
这样只需要一个E1解帧器系统，就可进行多路的E1解帧恢复，重组成多路E1数据，避免传统每路E1都需要一个独立解帧器，大大节约E1解帧器所需逻辑单元,为基于E1信号通信的带宽扩展和通信提速提供了十分有效的新途径，可应用于各种基于E1信号的通信系统中。
Claims (10)
1.一种多路E1解帧器系统，其特征是，包括E1同步处理模块、RAM模块、shift-reg模块和CRC-CHECK模块；其中，所述E1同步处理模块与所述RAM模块；所述E1同步处理模块与所述shift-reg模块相连；所述RAM模块与所述shift-reg模块相连；
所述E1同步处理模块从上位器件中循环读取包括端口号和1位E1-DATA数据的E1数据；
首先根据端口号读取RAM模块中相应通道的E1-DATA数据和状态信息到E1同步处理模块中；
E1同步处理模块根据本次E1-DATA数据的情况对所读取的状态信息进行相应处理；并将处理后的状态信息写入RAM模块的相应通道中；
E1同步处理模块将从RAM模块读取的E1-DATA数据，依次移入shift-reg模块中，并将本次从上位器件中读取的1bit的E1-DATA数据移入shift-reg模块的末位；
将shift-reg模块中新的E1-DATA数据写入到RAM模块的相应通道中；
直到相应通道的E1-DATA数据存满8位后输出的下位器件中。
2.如权利要求1所述的一种多路E1解帧器系统，其特征是，所述状态信息包括时隙计数、基本帧计数、复帧计数、位计数以及CRC-RESULT。
3.如权利要求2所述的一种多路E1解帧器系统，其特征是，所述E1同步处理模块包括df_timer模块，所述df_timer模块进行时隙计数，基本帧计数，复帧计数以及位计数。
4.如权利要求3所述的一种多路E1解帧器系统，其特征是，所述E1同步处理模块包括crc_cnt 模块，所述crc_cnt 模块完成对crc 误码的计数。
5.如权利要求4所述的一种多路E1解帧器系统，其特征是，所述E1同步处理模块包括df_fsm模块。
6.如权利要求5所述的一种多路E1解帧器系统，其特征是，所述系统包括告警处理模块，所述告警处理模块与所述E1同步处理模块相连；根据状态信息的情况输出每一路E1的LOF、LOM、FAS-ERR以及CRC-ERR告警。
7.如权利要求6所述的一种多路E1解帧器系统，其特征是，所述E1同步处理模块从FIFO模块中读取上位数据。
8.如权利要求1至7之一所述的一种多路E1解帧器系统，其特征是，包括16路E1信号；选用5位的FIFO，其中4bit端口号+1bit数据。
9.如权利要求1至7之一所述的一种多路E1解帧器系统，其特征是，包括32路E1信号；选用6位的FIFO，其中5bit端口号+1bit数据。
10.如权利要求9所述的一种多路E1解帧器系统，其特征是，所述RAM根据E1信号的端口数进行选取。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201420782398.4U CN204244255U (zh) | 2014-12-12 | 2014-12-12 | 一种多路e1解帧器系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201420782398.4U CN204244255U (zh) | 2014-12-12 | 2014-12-12 | 一种多路e1解帧器系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN204244255U true CN204244255U (zh) | 2015-04-01 |
Family
ID=52773691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201420782398.4U Expired - Lifetime CN204244255U (zh) | 2014-12-12 | 2014-12-12 | 一种多路e1解帧器系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN204244255U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104486039A (zh) * | 2014-12-12 | 2015-04-01 | 成都朗锐芯科技发展有限公司 | 一种多路e1解帧器系统 |
-
2014
- 2014-12-12 CN CN201420782398.4U patent/CN204244255U/zh not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104486039A (zh) * | 2014-12-12 | 2015-04-01 | 成都朗锐芯科技发展有限公司 | 一种多路e1解帧器系统 |
| CN104486039B (zh) * | 2014-12-12 | 2017-10-03 | 成都朗锐芯科技发展有限公司 | 一种多路e1解帧器系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101931454B (zh) | 基于以太网的射频拉远数据传输 | |
| WO2016119525A1 (zh) | 数据弹性交互综合总线系统 | |
| CN103825696B (zh) | 一种基于fpga实现光纤高速实时通信的装置 | |
| CN101706763B (zh) | 一种串行和解串行的方法及装置 | |
| CN103841009B (zh) | 一种以太网数据和e1数据的转换与级联的fpga实现方法 | |
| CN104113517A (zh) | 时间戳生成方法、装置及系统 | |
| CN103229469B (zh) | 一种以太网设备处理方法和装置 | |
| CN102761396A (zh) | 基于fpga的高速串行接口 | |
| CN113190291B (zh) | 一种基于片上网络数据采集的可配置协议转换系统及方法 | |
| CN203120211U (zh) | 一种柔性led驱动器的数据转换装置及调光系统 | |
| CN110471880A (zh) | 一种基于FPGA支持Label号筛选的ARINC429总线模块及其数据传输方法 | |
| JP2023553613A (ja) | ライン診断のためのシステム及び技法 | |
| CN101043281A (zh) | 波分复用网络同步数字系列光通道性能检测装置 | |
| CN108809618B (zh) | 一种8b10b编码串行数据的时钟恢复方法 | |
| CN105337914B (zh) | 一种基于1b4b编码的异步串行通信接收方法及保护装置 | |
| CN105262565A (zh) | 一种基于相位调制传递时钟与数据的编码方法及系统 | |
| US9647782B2 (en) | Frame synchronization for data transmission over an optical network | |
| CN100403825C (zh) | 通用无线接口传输帧定时和帧号的方法 | |
| CN103281773B (zh) | 一种数据处理系统及其方法 | |
| CN204244255U (zh) | 一种多路e1解帧器系统 | |
| CN103078667A (zh) | 一种基于超五类线的lvds高速数据传输方法 | |
| CN105718401B (zh) | 一种多路smii信号到一路mii信号的复用方法及系统 | |
| CN204244256U (zh) | 一种多路e1解帧系统 | |
| CN103490995A (zh) | 报文发送方法和装置 | |
| US20220255716A1 (en) | Communication device and communication system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20150401 |
|
| CX01 | Expiry of patent term |