CN108335969B - 改善tft器件阈值电压的处理方法 - Google Patents

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Abstract

一种改善TFT器件阈值电压的处理方法,应用于在多晶硅沟道膜层上形成栅极绝缘层前,所述处理方法包括如下步骤:采用氢氟酸对所述多晶硅沟道膜层进行氢氟酸清洗操作;将经过氢氟酸清洗操作的所述多晶硅沟道膜层进行保护气氛热处理操作;在真空腔室内,对氢气进行第一次电离操作,形成第一等离子体,采用所述第一等离子体进行第一次等离子清洗操作;在真空腔室内,对一氧化二氮进行第二次电离操作,形成第二等离子体,采用所述第二等离子体进行第二次等离子清洗操作。上述改善TFT器件阈值电压的处理方法,能够改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。

Description

改善TFT器件阈值电压的处理方法
技术领域
本发明涉及显示设备制造技术领域,特别是涉及一种改善TFT器件阈值电压的处理方法。
背景技术
在LTPS(Low Temperature Poly-silicon,低温多晶硅技术)工艺制作过程中,多晶硅(polycrystalline silicon,P-Si)与栅极绝缘层(Gate Insulator,GI)的界面状态影响着TFT器件的阈值电压(Threshold voltage,Vth)。而整个TFT器件的阈值电压大小及其均匀性又直接影响着TFT器件的电学性能及使用品质。因此在具体的TFT器件制备过程中,应尽量制备出阈值电压较小的TFT器件,以具有优异的器件性能。
现有的LTPS工艺体系中,通常是先在基板上利用化学气相沉积法(ChemicalVapor Deposition,CVD)沉积一层非晶硅,再利用准分子激光退火(Excimer LaserAnnealing,ELA)技术将非晶硅晶化形成多晶硅,之后再经过图案化、刻蚀和离子注入等工艺形成多晶硅沟道膜层,最后在多晶硅沟道膜层上制备其他工艺膜层,如栅极绝缘层(GI)。
作为TFT器件的有源层,多晶硅薄膜的晶粒均匀性、晶粒大小、表面平坦性和界面缺陷态等都直接影响着TFT器件的电学性能,如迁移率大小、漏电流大小、阈值电压大小、迁移率和阈值电压的均匀性等。同时在具体的生产工艺过程中,也会造成多晶硅膜层界面的缺陷,如ELA晶化过程中导致的氧化层、离子刻蚀造成的硅悬空键以及离子注入造成的晶体结构损伤等,由此使得多晶硅沟道膜层和GI膜层界面缺陷较多,且界面不平整,严重影响TFT器件性能。
发明内容
基于此,有必要提供一种能够改善多晶硅沟道膜层与栅极绝缘层的界面状态以及能够减小TFT器件阈值电压的改善TFT器件阈值电压的处理方法。
一种改善TFT器件阈值电压的处理方法,应用于在多晶硅沟道膜层上形成栅极绝缘层前,所述处理方法包括如下步骤:
采用氢氟酸对所述多晶硅沟道膜层进行氢氟酸清洗操作;
将经过氢氟酸清洗操作的所述多晶硅沟道膜层进行保护气氛热处理操作;
在真空腔室内,对氢气进行第一次电离操作,形成第一等离子体,采用所述第一等离子体对经过保护气氛热处理操作后的所述多晶硅沟道膜层进行第一次等离子清洗操作;
在真空腔室内,对一氧化二氮进行第二次电离操作,形成第二等离子体,采用所述第二等离子体对经过第一次等离子清洗操作后的所述多晶硅沟道膜层进行第二次等离子清洗操作。
在其中一个实施例中,所述氢氟酸的浓度为0.1%-1%。
在其中一个实施例中,所述氢氟酸的浓度为0.5%。
在其中一个实施例中,所述氢氟酸清洗操作的持续时间为10秒~30秒。
在其中一个实施例中,在所述保护气氛热处理操作中,热处理气氛为氮气和氩气中的至少一种。
在其中一个实施例中,在所述保护气氛热处理操作中,热处理压力为0.5Torr-1Torr。
在其中一个实施例中,在所述保护气氛热处理操作中,热处理温度为350℃-500℃,热处理时间为0.5min-2min。
在其中一个实施例中,在所述保护气氛热处理操作中,热处理温度为400℃,热处理时间为1min。
在其中一个实施例中,在所述第一次电离操作中,所述真空腔室内的压力为0.8Torr-1.5Torr。
在其中一个实施例中,在所述第二次电离操作中,所述真空腔室内的压力为0.8Torr-1.5Torr。
上述改善TFT器件阈值电压的处理方法,应用于在多晶硅沟道膜层上形成栅极绝缘层前,采用氢氟酸对所述多晶硅沟道膜层进行氢氟酸清洗操作,能够去除所述多晶硅沟道膜层上在ELA晶化过程中形成的氧化硅层,同时还能够使得所述多晶硅沟道膜层的界面变得较为平坦。通过将经过氢氟酸清洗操作的所述多晶硅沟道膜层进行保护气氛热处理操作,能够修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,从而释放部分晶界和表面应力,有利于减小TFT器件的阈值电压。通过对经过保护气氛热处理操作后的所述多晶硅沟道膜层进行第一次等离子清洗操作,能够较好地清洁多晶硅沟道膜层表面,能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。通过对经过第一次等离子清洗操作后的所述多晶硅沟道膜层进行第二次等离子清洗操作,能够进一步清洁多晶硅沟道膜层表面,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,同时在多晶硅表面形成一层1nm~5nm的氧化硅膜层,其该氧化硅膜层较为均匀,氧化硅膜层作为后续栅极绝缘层成膜的预镀层,能够减小了膜层间的晶格失配,使栅极绝缘层和多晶硅沟道膜层界面的原子排列更加紧密有序,从而能够改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。
附图说明
图1为本发明一实施方式的改善TFT器件阈值电压的处理方法的步骤流程图;
图2为本发明的实施例1得到的TFT器件的Id-Vg曲线数据;
图3为对比例1得到的TFT器件的Id-Vg曲线数据。
具体实施方式
为了便于理解本发明,下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施方式。但是,本发明可以以许多不同的形式来实现,并不限于本文所描述的实施方式。相反地,提供这些实施方式的目的是使对本发明的公开内容理解的更加透彻全面。当然,它们仅仅为示例,并且目的不在于限制本发明。此外,本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施例和/或设置之间的关系。此外,术语“第一”、“第二”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在发明的描述中,“多个”的含义是至少两个,例如两个,三个等,除非另有明确具体的限定。在本发明的描述中,“若干”的含义是至少一个,例如一个,两个等,除非另有明确具体的限定。除非另有定义,本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述具体的实施方式的目的,不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
例如,一种改善TFT器件阈值电压的处理方法,应用于在多晶硅沟道膜层上形成栅极绝缘层前,所述处理方法包括如下步骤:采用氢氟酸对所述多晶硅沟道膜层进行氢氟酸清洗操作;将经过氢氟酸清洗操作的所述多晶硅沟道膜层进行保护气氛热处理操作;在真空腔室内,对氢气进行第一次电离操作,形成第一等离子体,采用所述第一等离子体对经过保护气氛热处理操作后的所述多晶硅沟道膜层进行第一次等离子清洗操作;在真空腔室内,对一氧化二氮进行第二次电离操作,形成第二等离子体,采用所述第二等离子体对经过第一次等离子清洗操作后的所述多晶硅沟道膜层进行第二次等离子清洗操作。
为了进一步说明上述改善TFT器件阈值电压的处理方法,又一个例子是,请参阅图1,改善TFT器件阈值电压的处理方法包括如下步骤:
S110:采用氢氟酸对所述多晶硅沟道膜层进行氢氟酸清洗操作;
需要说明的是,所述多晶硅沟道膜层为非晶硅经过ELA工艺晶化、涂胶显影工艺图案化、干刻、湿刻工艺刻蚀以及离子注入工艺掺杂后的膜层。需要进一步说明的是,改善TFT器件阈值电压的处理方法应用于在多晶硅沟道膜层上形成栅极绝缘层前,或者说,所述处理方法应用于在形成栅极绝缘层前。如何形成所述多晶硅沟道膜层,请参考现有技术,本申请在此不再赘述。
本实施例中,通过采用氢氟酸对所述多晶硅沟道膜层进行氢氟酸清洗操作,能够去除所述多晶硅沟道膜层上在ELA晶化过程中形成的氧化硅层,同时还能够使得所述多晶硅沟道膜层的界面变得较为平坦。
一实施例中,所述氢氟酸的浓度为0.1%-1%。如此,能够较好地进行所述氢氟酸清洗操作;能够较好地去除所述多晶硅沟道膜层上在ELA晶化过程中形成的氧化硅层,同时还能够使得所述多晶硅沟道膜层的界面变得较为平坦。尤其需要说明的是,当氢氟酸的浓度低于0.1%时,其清洗效果较差,不能较好地去除氧化硅层,而当氢氟酸的浓度高于1%时,其对多晶硅沟道膜层影响较大,不利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。经过申请人多次实验证实,通过将所述氢氟酸的浓度为0.1%-1%,采用此浓度的氢氟酸进行氢氟酸清洗操作,较为适宜,既能够较好地去除所述多晶硅沟道膜层上在ELA晶化过程中形成的氧化硅层,同时还能够使得所述多晶硅沟道膜层的界面变得较为平坦,还能够较好地改善多晶硅沟道膜层与栅极绝缘层的界面状态,有利于减小TFT器件阈值电压的改善TFT器件阈值电压。优选的,所述氢氟酸的浓度为0.5%,如此,能够较好地去除所述多晶硅沟道膜层上在ELA晶化过程中形成的氧化硅层,同时还能够使得所述多晶硅沟道膜层的界面变得较为平坦,还能够较好地改善多晶硅沟道膜层与栅极绝缘层的界面状态,有利于减小TFT器件阈值电压。
一实施例中,所述氢氟酸清洗操作的持续时间为10秒~30秒,如此,能够较好地去除所述多晶硅沟道膜层上在ELA晶化过程中形成的氧化硅层,同时还能够使得所述多晶硅沟道膜层的界面变得较为平坦,还能够较好地改善多晶硅沟道膜层与栅极绝缘层的界面状态,有利于减小TFT器件阈值电压的改善TFT器件阈值电压。优选的,所述氢氟酸清洗操作的持续时间为20秒,如此,能够在使得所述多晶硅沟道膜层的界面变得较为平坦,还能够较好地改善多晶硅沟道膜层与栅极绝缘层的界面状态。
尤其需要说明的是,当氢氟酸的浓度为0.5%,氢氟酸清洗操作的持续时间为20秒时候,如此,氢氟酸清洗操作的清洗效果最好,能够较好地去除所述多晶硅沟道膜层上在ELA晶化过程中形成的氧化硅层,同时还能够使得所述多晶硅沟道膜层的界面变得较为平坦,还能够较好地改善多晶硅沟道膜层与栅极绝缘层的界面状态,有利于减小TFT器件阈值电压的改善TFT器件阈值电压。
S120:将经过氢氟酸清洗操作的所述多晶硅沟道膜层进行保护气氛热处理操作。
通过将经过氢氟酸清洗操作的所述多晶硅沟道膜层进行保护气氛热处理操作,能够修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,从而释放部分晶界和表面应力,有利于减小TFT器件的阈值电压。
一实施例中,在所述保护气氛热处理操作中,热处理气氛为氮气和氩气中的至少一种,如此,能够较好地进行所述保护气氛热处理操作,能够较好地修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,从而释放部分晶界和表面应力,有利于减小TFT器件的阈值电压。又如,所述热处理气氛为氮气时,所述氮气的流量为3000sccm-10000sccm,优选,所述热处理气氛为氮气时,所述氮气的流量为5000sccm,如此,能够较好地进行所述保护气氛热处理操作,能够较好地修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,从而释放部分晶界和表面应力,有利于减小TFT器件的阈值电压。又如,所述热处理气氛为氩气时,所述氩气的流量为3000sccm-10000sccm,优选的,所述热处理气氛为氩气时,所述氩气的流量为5000sccm,如此,能够较好地进行所述保护气氛热处理操作,能够较好地修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,从而释放部分晶界和表面应力,有利于减小TFT器件的阈值电压。更优选的,所述热处理气氛为氮气和氩气,所述氮气的流量为5000sccm,所述氩气的流量为5000sccm,如此,能够更好地进行所述保护气氛热处理操作,能够更好地修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,从而释放部分晶界和表面应力,有利于减小TFT器件的阈值电压。
一实施例中,在所述保护气氛热处理操作中,热处理压力为0.5Torr-1Torr。需要说明的是,Torr为压强单位,中文为“托”或者“乇”。其与帕(Pa)的单位换算如下:1Torr=133.3Pa;1Pa=7.5×10-3Torr。通过将热处理压力为0.5Torr-1Torr,能够更好地进行所述保护气氛热处理操作,能够更好地修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,从而释放部分晶界和表面应力,有利于减小TFT器件的阈值电压。优选的,在所述保护气氛热处理操作中,热处理压力为0.8Torr,如此,能够更好地修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,能够进一步减小TFT器件的阈值电压。
一实施例中,在所述保护气氛热处理操作中,热处理温度为350℃-500℃,热处理时间为0.5min-2min,如此,能够更好地进行所述保护气氛热处理操作,能够更好地修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,从而释放部分晶界和表面应力,有利于减小TFT器件的阈值电压。优选的,热处理温度为400℃,热处理时间为1min,如此,能够更好地修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,能够进一步减小TFT器件的阈值电压。
尤其需要说明的是,当热处理时间为1min,热处理温度为400℃,热处理压力为0.8torr,如此,热处理效果最好,能够更好地修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,能够进一步减小TFT器件的阈值电压。
S130:在真空腔室内,对氢气进行第一次电离操作,形成第一等离子体,采用所述第一等离子体对经过保护气氛热处理操作后的所述多晶硅沟道膜层进行第一次等离子清洗操作;
通过在真空腔室内,对氢气进行第一次电离操作,形成第一等离子体,采用所述第一等离子体对经过保护气氛热处理操作后的所述多晶硅沟道膜层进行第一次等离子清洗操作,能够较好地清洁多晶硅沟道膜层表面,能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。尤其是在氢氟酸清洗操作和保护气氛热处理操作之后,再进行第一次等离子清洗操作,能够使得多晶硅沟道膜层的表面较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态,从而能够进一步减小后续制备得到的TFT器件的阈值电压。
一实施例中,在所述第一次电离操作中,所述真空腔室内的压力为0.8Torr-1.5Torr,如此,能够较好地形成第一等离子体,制备出来的第一等离子体能够较好地进行第一次等离子清洗操作,能够较好地清洁多晶硅沟道膜层表面,能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。优选的,在所述第一次电离操作中,所述真空腔室内的压力为1.2Torr,如此,能够较好地形成第一等离子体,制备出来的第一等离子体能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。
一实施例中,第一次电离操作,所述氢气的流量为3000sccm-15000sccm,如此,制备出来的第一等离子体能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。优选的,所述氢气的流量为8000sccm,如此,制备出来的第一等离子体较为适宜,能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。
一实施例中,在所述第一次电离操作中,形成第一等离子体所用的射频(RadioFrequency,RF)能量为500W~1000W,优选的,形成第一等离子体所用的射频能量为800W,如此,能够较好地形成第一等离子体,制备出来的第一等离子体能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。
一实施例中,第一次等离子清洗操作的持续时间为10秒~20秒,如此,能够较好地进行第一次等离子清洗操作,能够较好地清洁多晶硅沟道膜层表面,能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。优选的,第一次等离子清洗操作的持续时间为15秒,如此,能够较好地进行第一次等离子清洗操作,能够较好地清洁多晶硅沟道膜层表面,能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。
需要进一步说明的是,在进行第一次等离子清洗操作中,其真空腔室内的压力与执行第一次电离操作时真空腔室内的压力相同。
S140:在真空腔室内,对一氧化二氮进行第二次电离操作,形成第二等离子体,采用所述第二等离子体对经过第一次等离子清洗操作后的所述多晶硅沟道膜层进行第二次等离子清洗操作。
通过在真空腔室内,对一氧化二氮进行第二次电离操作,形成第二等离子体,采用所述第二等离子体对经过第一次等离子清洗操作后的所述多晶硅沟道膜层进行第二次等离子清洗操作,能够进一步清洁多晶硅沟道膜层表面,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,同时在多晶硅表面形成一层1nm~5nm的氧化硅膜层,其该氧化硅膜层较为均匀,氧化硅膜层作为后续栅极绝缘层成膜的预镀层,能够减小了膜层间的晶格失配,使栅极绝缘层和多晶硅沟道膜层界面的原子排列更加紧密有序,从而能够改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。
需要说明的是,一氧化二氮也称为笑气,其化学式为N2O。
一实施例中,在所述第二次电离操作中,所述真空腔室内的压力为0.8Torr-1.5Torr,如此,能够较好地形成第二等离子体,制备出来的第二等离子体能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,能够进一步地改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。优选的,所述真空腔室内的压力为1.2Torr,如此,能够较好地形成第二等离子体,制备出来的第二等离子体能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,能够进一步地改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。
一实施例中,在所述第二次电离操作中,一氧化二氮的流量为3000sccm-15000sccm,如此,制备出来的第二等离子体较为适宜,能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,能够进一步地改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。优选的,一氧化二氮的流量为8000sccm,如此,制备出来的第二等离子体更为适宜,能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,能够进一步地改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。
一实施例中,在所述第二次电离操作中,形成第二等离子体所用的射频(RadioFrequency,RF)能量为500~1000W,优选的,形成第二等离子体所用的射频能量为800W,如此,能够较好地形成第二等离子体,制备出来的第二等离子体能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,能够进一步地改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。
一实施例中,第二次等离子清洗操作的持续时间为10秒~20秒,优选的,第二次等离子清洗操作的持续时间为15秒,如此,能够进一步清洁多晶硅沟道膜层表面,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,同时在多晶硅表面形成一层1nm~5nm的氧化硅膜层,其该氧化硅膜层较为均匀,氧化硅膜层作为后续栅极绝缘层成膜的预镀层,能够减小了膜层间的晶格失配,使栅极绝缘层和多晶硅沟道膜层界面的原子排列更加紧密有序,从而能够改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。
上述改善TFT器件阈值电压的处理方法,应用于在多晶硅沟道膜层上形成栅极绝缘层前,采用氢氟酸对所述多晶硅沟道膜层进行氢氟酸清洗操作,能够去除所述多晶硅沟道膜层上在ELA晶化过程中形成的氧化硅层,同时还能够使得所述多晶硅沟道膜层的界面变得较为平坦。通过将经过氢氟酸清洗操作的所述多晶硅沟道膜层进行保护气氛热处理操作,能够修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,从而释放部分晶界和表面应力,有利于减小TFT器件的阈值电压。通过对经过保护气氛热处理操作后的所述多晶硅沟道膜层进行第一次等离子清洗操作,能够较好地清洁多晶硅沟道膜层表面,能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。通过对经过第一次等离子清洗操作后的所述多晶硅沟道膜层进行第二次等离子清洗操作,能够进一步清洁多晶硅沟道膜层表面,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,同时在多晶硅表面形成一层1nm~5nm的氧化硅膜层,其该氧化硅膜层较为均匀,氧化硅膜层作为后续栅极绝缘层成膜的预镀层,能够减小了膜层间的晶格失配,使栅极绝缘层和多晶硅沟道膜层界面的原子排列更加紧密有序,从而能够改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。
现在结合具体实施例,继续对本发明予以说明。
实施例1
一种改善TFT器件阈值电压的处理方法,应用于在多晶硅沟道膜层上形成栅极绝缘层前,所述处理方法包括如下步骤:
采用氢氟酸对所述多晶硅沟道膜层进行氢氟酸清洗操作;其中,所述氢氟酸的浓度为0.5%,所述氢氟酸清洗操作的持续时间为20秒;
将经过氢氟酸清洗操作的所述多晶硅沟道膜层进行保护气氛热处理操作;其中,热处理气氛为氮气,热处理压力为0.8Torr,热处理温度为400℃,热处理时间为1min;
在真空腔室内,对氢气进行第一次电离操作,形成第一等离子体,采用所述第一等离子体对经过保护气氛热处理操作后的所述多晶硅沟道膜层进行第一次等离子清洗操作;其中,在所述第一次电离操作中,所述真空腔室内的压力为1.2Torr,形成第一等离子体所用的射频能量为800W,第一次等离子清洗操作的持续时间为15秒;
在真空腔室内,对一氧化二氮进行第二次电离操作,形成第二等离子体,采用所述第二等离子体对经过第一次等离子清洗操作后的所述多晶硅沟道膜层进行第二次等离子清洗操作,其中,在所述第二次电离操作中,所述真空腔室内的压力为1.2Torr,形成第二等离子体所用的射频能量为800W,第二次等离子清洗操作的持续时间为15秒。
如此将经过第二次等离子清洗操作后的所述多晶硅沟道膜层进行GI成膜,并制备得到TFT器件。经测试,所得的TFT器件的阈值电压为-1.73V,实验结果(Id-Vg曲线数据)如图2所示。
对比例1
根实施例1中的起始的多晶硅沟道膜层一样,将所述多晶硅沟道膜层采用氢氟酸清洗,以去除ELA晶化过程中形成的氧化硅层,同时平坦化多晶硅表面,所用的氢氟酸药液浓度为0.5%,所用处理时间为15S。在上述氢氟酸处理后,直接进行GI成膜,并制备得到TFT器件。经测试所得的TFT器件的阈值电压为-2.57V,实验结果(Id-Vg曲线数据)如图3所示。
需要说明的是,对比例1中的起始多晶硅沟道膜层和实施例1中开始进行处理时的多晶硅沟道膜层均是由如下工艺制备:将非晶硅经过ELA工艺晶化、涂胶显影工艺图案化、干刻、湿刻工艺刻蚀以及离子注入工艺掺杂的多晶硅沟道膜层。
根据对比例1制备得到的TFT器件的阈值电压与实施例1制备得到的器件的阈值电压的对比可知,经过上述改善TFT器件阈值电压的处理方法,能够减小阈值电压。无气体预处理工艺的对比例1和进行气体预处理优化工艺的实施例1所得到的Id-Vg图,通过对比可知,经过气体预处理优化的工艺的器件具有更小的阈值电压,具有明显的有益效果。
上述改善TFT器件阈值电压的处理方法,应用于在多晶硅沟道膜层上形成栅极绝缘层前,采用氢氟酸对所述多晶硅沟道膜层进行氢氟酸清洗操作,能够去除所述多晶硅沟道膜层上在ELA晶化过程中形成的氧化硅层,同时还能够使得所述多晶硅沟道膜层的界面变得较为平坦。通过将经过氢氟酸清洗操作的所述多晶硅沟道膜层进行保护气氛热处理操作,能够修复所述多晶硅沟道膜层上在刻蚀工艺中造成的硅断键,从而释放部分晶界和表面应力,有利于减小TFT器件的阈值电压。通过对经过保护气氛热处理操作后的所述多晶硅沟道膜层进行第一次等离子清洗操作,能够较好地清洁多晶硅沟道膜层表面,能够进一步修复硅断键,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,有利于改善多晶硅沟道膜层与栅极绝缘层的界面状态。通过对经过第一次等离子清洗操作后的所述多晶硅沟道膜层进行第二次等离子清洗操作,能够进一步清洁多晶硅沟道膜层表面,还能够进一步地使所述多晶硅沟道膜层的界面变得较为平坦,同时在多晶硅表面形成一层1nm~5nm的氧化硅膜层,其该氧化硅膜层较为均匀,氧化硅膜层作为后续栅极绝缘层成膜的预镀层,能够减小了膜层间的晶格失配,使栅极绝缘层和多晶硅沟道膜层界面的原子排列更加紧密有序,从而能够改善多晶硅沟道膜层与栅极绝缘层的界面状态,能够减小TFT器件阈值电压,从而能够改善TFT器件阈值电压。
以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。需要说明的是,本申请的“一实施例中”、“例如”、“又如”等,旨在对本申请进行举例说明,而不是用于限制本申请。以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种改善TFT器件阈值电压的处理方法,应用于在多晶硅沟道膜层上形成栅极绝缘层前,其特征在于,所述处理方法包括如下步骤:
采用氢氟酸对所述多晶硅沟道膜层进行氢氟酸清洗操作;
将经过氢氟酸清洗操作的所述多晶硅沟道膜层进行保护气氛热处理操作;
在真空腔室内,对氢气进行第一次电离操作,形成第一等离子体,采用所述第一等离子体对经过保护气氛热处理操作后的所述多晶硅沟道膜层进行第一次等离子清洗操作;
在真空腔室内,对一氧化二氮进行第二次电离操作,形成第二等离子体,采用所述第二等离子体对经过第一次等离子清洗操作后的所述多晶硅沟道膜层进行第二次等离子清洗操作。
2.根据权利要求1所述的处理方法,其特征在于,所述氢氟酸的浓度为0.1%-1%。
3.根据权利要求2所述的处理方法,其特征在于,所述氢氟酸的浓度为0.5%。
4.根据权利要求1所述的处理方法,其特征在于,所述氢氟酸清洗操作的持续时间为10秒~30秒。
5.根据权利要求1所述的处理方法,其特征在于,在所述保护气氛热处理操作中,热处理气氛为氮气和氩气中的至少一种。
6.根据权利要求1所述的处理方法,其特征在于,在所述保护气氛热处理操作中,热处理压力为0.5Torr-1Torr。
7.根据权利要求1所述的处理方法,其特征在于,在所述保护气氛热处理操作中,热处理温度为350℃-500℃,热处理时间为0.5min-2min。
8.根据权利要求7所述的处理方法,其特征在于,在所述保护气氛热处理操作中,热处理温度为400℃,热处理时间为1min。
9.根据权利要求1所述的处理方法,其特征在于,在所述第一次电离操作中,所述真空腔室内的压力为0.8Torr-1.5Torr。
10.根据权利要求1所述的处理方法,其特征在于,在所述第二次电离操作中,所述真空腔室内的压力为0.8Torr-1.5Torr;所述一氧化二氮的流量为3000sccm-15000sccm,形成所述第二等离子体所用的射频能量为500~1000W。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109637923B (zh) * 2018-11-14 2021-06-11 惠科股份有限公司 一种显示基板及其制作方法和显示装置
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CN109817576A (zh) * 2018-12-25 2019-05-28 惠科股份有限公司 阵列基板的制备方法、阵列基板和显示面板
CN110828486B (zh) * 2019-11-19 2023-05-12 云谷(固安)科技有限公司 显示面板的制作方法和显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040175870A1 (en) * 2003-03-07 2004-09-09 Chia-Tien Peng Method for manufacturing a thin film transistor
CN101459145A (zh) * 2007-12-10 2009-06-17 统宝光电股份有限公司 多晶硅膜层的制造方法
CN103094195A (zh) * 2011-11-03 2013-05-08 无锡华润上华科技有限公司 一种形成金属回路的方法
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040175870A1 (en) * 2003-03-07 2004-09-09 Chia-Tien Peng Method for manufacturing a thin film transistor
CN101459145A (zh) * 2007-12-10 2009-06-17 统宝光电股份有限公司 多晶硅膜层的制造方法
CN103094195A (zh) * 2011-11-03 2013-05-08 无锡华润上华科技有限公司 一种形成金属回路的方法
CN106887386A (zh) * 2016-12-27 2017-06-23 北京理工大学 准分子激光退火制备桥式沟道多晶硅薄膜的方法

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