CN108335707A - 一种带掩码的高速存储器设计方法及装置 - Google Patents

一种带掩码的高速存储器设计方法及装置 Download PDF

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Abstract

本发明揭示了一种带掩码的高速存储器设计方法及装置，所述方法包括将写数据的掩码信号、存储器的写使能信号及主时钟进行逻辑运算，得到对写数据每个比特进行写操作的门控时钟信号，根据该门控时钟信号和写地址确定存储器需要执行写操作的寄存器位置，最后将要更新的写数据对应写入需要执行写操作的寄存器中。本发明提高存储器访问性能，从而达到高速访问存储器的目的，同时，可降低存储器后端实现时的绕线复杂度，从而减小芯片面积，降低成本。

Description

一种带掩码的高速存储器设计方法及装置
技术领域
本发明涉及一种带掩码的高速存储器，尤其是涉及一种带掩码的高速存储器设计方法及装置。
背景技术
随着芯片性能提高，运行的主频越来越高，对存储器的性能要求也越来越高，在读写端口比较多的设计中一般会用到基于寄存器实现的存储器。芯片设计中，对于这种基于寄存器实现、需要带掩码操作的高速存储器，一般写操作时访问延时会很长，因为该操作需要先把将要访问地址的值读出来，再把这个值和掩码做位与运算，最后才把运算结果写到相应的地址，如图1所示。
这样一次访问时间可以分为三部分：读时间，运算时间以及写时间，对于存储器，当容量很大时，其写操作的时间大幅增加，绕线复杂度急剧上升，导致面积和性能急剧下降，以至于无法满足高性能低延迟芯片的设计需求。
发明内容
本发明的目的在于克服现有技术的缺陷，提供一种带掩码的高速存储器设计方法及装置，以提高存储器性能，降低存储器后端实现时的绕线复杂度，减小芯片面积，降低成本等。
为实现上述目的，本发明提出如下技术方案：一种带掩码的高速存储器设计方法，包括：将写数据的掩码信号、写使能信号及主时钟进行逻辑运算，得到对写数据每个比特进行写操作的门控时钟信号，根据所述门控时钟信号和写地址确定存储器需要执行写操作的寄存器位置，最后将要更新的写数据对应写入所述需要执行写操作的寄存器中。
优选地，所述将写数据的掩码信号、写使能信号及主时钟进行逻辑运算，得到门控时钟信号的步骤包括：
S1，将所述写数据的掩码信号与所述写使能信号进行逻辑运算，得到与所述掩码信号位宽相同的写使能信号；
S2，将步骤S1得到的所述写使能信号与存储器的主时钟进行逻辑运算，得到所述门控时钟信号。
优选地，所述S1包括：
S11，将所述掩码信号按位取反，且将写使能信号扩展为与掩码信号位宽相同；
S12，将扩展后的写使能信号与取反后的所述掩码信号进行按位与运算，得到一个与写数据相同位宽的写使能信号。
优选地，所述步骤S2中，将步骤S1得到的所述写使能信号与存储器的主时钟进行按位与运算，得到门控时钟信号。
优选地，所述门控时钟信号的每个比特决定存储器对应列的寄存器写使能，所述写地址决定存储器中对应行的寄存器执行写操作。
优选地，所述方法还包括：对于所述门控时钟信号不使能的寄存器，则不做任何操作，保留存储器内的原值。
本发明还揭示了另外一种技术方案：一种带掩码的高速存储器设计装置，包括：
门控时钟信号获取装置，用于将写数据的掩码信号、写使能信号及主时钟进行逻辑运算，得到对写数据每个比特进行写操作的门控时钟信号；
写操作执行装置，用于根据所述门控时钟信号和写地址确定存储器需要执行写操作的寄存器位置，最后将要更新的写数据对应写入所述需要执行写操作的寄存器中。
优选地，所述门控时钟信号获取装置包括：
写使能信号扩展单元，用于将写数据的掩码信号与写使能信号进行逻辑运算，得到与掩码信号位宽相同的写使能信号；
门控时钟信号获取单元，用于将写使能信号扩展单元扩展得到的所述写使能信号与存储器的主时钟进行逻辑运算，得到所述门控时钟信号。
优选地，所述写使能信号扩展单元具体用于：将掩码信号按位取反，且将写使能信号扩展为与掩码信号位宽相同；将扩展后的写使能信号与按位取反后的所述掩码信号进行按位与运算，得到一个与写数据和掩码相同位宽的所述写使能信号。
优选地，所述门控时钟信号获取单元具体用于：将写使能信号扩展单元扩展得到的所述写使能信号与存储器的主时钟进行按位与运算，得到门控时钟信号。
本发明的有益效果是：本发明主要通过在存储器的写数据的每个比特位加入一级门控时钟预判逻辑，预判带掩码的存储器写操作时有哪些比特位需要更新，更新的值是多少，从而避免先读后运算再写的逻辑，减少带掩码写操作的逻辑长度，提高存储器访问性能，从而达到高速访问存储器的目的，与此同时，可降低存储器后端实现时的绕线复杂度，从而减小芯片面积，降低成本。
附图说明
图1是现有存储器写操作的原理示意图；
图2是本发明方法的流程示意图；
图3是本发明存储器写操作的原理示意图；
图4是本发明装置的结构框图；
图5是本发明装置另一实施例的结构框图。
具体实施方式
下面将结合本发明的附图，对本发明实施例的技术方案进行清楚、完整的描述。
本发明所揭示的一种带掩码的高速存储器设计方法及装置，通过在存储器的写数据的每个比特位加入一级门控时钟预判逻辑，预判带掩码的存储器写操作时有哪些比特位需要更新，只需要控制相应的比特位写操作，对于掩码不使能的比特位将需要改写的值写进存储器，掩码使能的比特位则不进行写操作，最终实现高速访问带掩码的存储器。
结合图2和图3所示，本发明实施例所揭示的一种带掩码的高速存储器设计方法，包括：
第1步，将写数据的掩码信号与写使能信号进行逻辑运算，得到与掩码信号位宽相同的写使能信号。
具体地，对于深度为M宽度为N的存储器来说，地址0～M中的每个地址的存储数据都对应一个比特数为N位的掩码信号，掩码信号的每个比特位对应相应地址内存储数据的每个比特位，用于掩饰存储数据中不改写相应寄存器的值的比特位或需改写相应寄存器的值的比特位。如掩码高有效，即掩码为1的比特位会被掩饰而不改写相应比特寄存器的值；同理，如果掩码低有效，即掩码为0的比特位会被掩饰而不改写相应比特寄存器的值。
存储器还具有一位宽为单比特的写使能信号，用于控制存储器是否可以写数据。由于写使能信号是单比特的，其二进制表示为0或1，写使能信号为低有效，即写使能信号为0时存储器可以写数据；写使能信号为高有效，即写使能信号为1时存储器可以写数据。其要与多比特位的掩码信号进行逻辑运算之前，首先，要将存储器单比特的写使能信号扩展为与掩码信号位宽相同的写使能信号。如写使能信号为1，掩码信号位宽为32时，写使能信号扩展为32位后的二进制表示为0xFFFFFFFF。
写使能信号扩展为掩码信号位宽相同后，再将扩展后的写使能信号与掩码信号进行逻辑运算，得到与掩码信号位宽相同的写使能信号。具体地，如掩码信号和单比特的写使能信号均为高有效，则先将多比特掩码信号按位取反，然后分别与扩展后的写使能信号进行按位与操作，得到一个扩展的与写数据及掩码信号相同位宽的写使能信号。当然，掩码信号和存储器的单比特写使能信号之间的逻辑运算并不限于这里的按位取反再按位与的操作，具体实施的逻辑运算可按照掩码信号和写使能信号的值进行确定。
第2步，将第1步得到的所述写使能信号与存储器的主时钟进行逻辑运算，得到写数据的门控时钟信号。
具体地，存储器还具有一主时钟信号，用于触发写使能信号对应比特位的写操作。主时钟信号一般为上升沿触发或下降沿触发。即主时钟信号为上升沿触发时写使能信号对应比特位的写数据可以写入，或者主时钟信号为下降沿触发时写使能信号对应比特位的写数据可以写入。
将第1步得到的写使能信号与上述存储器的主时钟进行逻辑运算，如进行按位与运算，得到一个只对将要改写的比特位有效的写数据的门控时钟信号。同理，主时钟信号和扩展位宽后的写使能信号之间的逻辑运算并不限于这里的按位与的操作，具体实施的逻辑运算可按照主时钟信号和写使能信号的值进行确定。
第3步，根据门控时钟信号和写地址确定存储器需要执行写操作的寄存器位置，最后将要更新的写数据对应写入需要执行写操作的寄存器中。
具体地，门控时钟信号的每个比特位决定存储器对应列的寄存器写使能，在主时钟信号的触发下，只对需要改写列的写操作触发；写地址决定了对存储器阵列中对应行的寄存器执行写操作，如门控时钟信号第1比特决定存储器阵列第1列寄存器的写使能，通过写地址确定第1列中需要被写的寄存器位置，其他列类推。
对于存储器阵列中需要进行写操作的寄存器，且最终门控时钟信号不使能的寄存器，则通过不写该比特位数据来保持存储器内原来的值，而不需要通过读出存储器内原来的值再将该值写回去；对于最终门控时钟信号使能的寄存器，则直接将要更新的写数据写入相应寄存器，也不需要先读取该存储器中原来的值。
这样写操作就仅仅对写使能、写掩码和主时钟信号进行逻辑操作，无需从存储器内读取数据后再进行运算再写回存储器，时序路径大大缩短，绕线难度也大大降低，从而大大提升性能，减小面积。
下面以一具体实施例来描述本发明方法实现的原理。
以实现2R2W1024D32W(2读端口2写端口1024比特深度32比特宽度)带掩码的存储器设计为例，某次对地址为M的32比特寄存器进行写操作，写使能有效时，写数据为0x5A005A00，假设地址M内存储的原始数据是0x005A005A，掩码是0xFFFF0000，假设掩码高有效，即掩码为1的比特位会被掩饰而不改写相应比特寄存器的值。
第1)步，将存储器单比特的写使能信号扩展为32比特后，与按位取反后的32比特掩码信号按位与逻辑，即可得到32比特的写使能信号0x0000FFFF，该写使能信号为1的比特位表示将要改写地址M的对应比特位的寄存器值，为0的比特位表示地址M的对应比特位不需要改写。
第2)步，将第1)步得到的写使能信号0x0000FFFF与存储器的主时钟按位与运算，得到一个32比特门控时钟信号。
即该32比特写使能信号在主时钟的触发下转换为一个只对地址M将要改写的比特位有效的门控时钟信号0x0000FFFF。这时通过该门控时钟信号0x0000FFFF，就可以判断出当次写操作需要改写值的寄存器是低16比特。
第3)步，根据该门控时钟信号，地址M的高16比特的写操作不会触发，只会触发其低16比特的写操作，也就是只需要将写数据的低16比特写进地址M的低16比特，结果就是地址M最终的值是0x005A5A00。
该方案对于带掩码的高速存储器实现都有效，nRnW(多读端口多写端口)的存储器实现方法类似，只需要控制相应的比特位写操作，掩码不使能的比特位将需要改写的值写进存储器，掩码使能的比特位则不进行写操作，实现高速访问带掩码的存储器。
本发明除了可提高存储器访问性能外，还可降低后端实现时的绕线复杂度，减小芯片面积，降低成本。
还是以上述2R2W1024D32W带掩码的存储器为例，采用Design Compiler综合，且基于28nm工艺库，如下表1所示，普通方法实现的存储器建立时间为2.105ns，单次访问时间最差是1.309s，布局布线后占用面积为914603um2；而使用本设计之后实现的存储器建立时间为0.427ns，比普通方法减少79.71％，单次访问时间最差是0.551ns，比普通方法减少57.96％，布局布线后占用面积为383735um2，比普通方法减少58.04％。
表1、本设计实现结果与普通方法实现结果对比
结合图4和图5所示，本发明实施例所揭示的一种带掩码的高速存储器设计装置，包括：
门控时钟信号获取装置，用于将写数据的掩码信号、写使能信号及主时钟进行逻辑运算，得到对写数据每个比特进行写操作的门控时钟信号。
具体地，门控时钟信号获取装置包括：
写使能信号扩展单元，用于将写数据的掩码信号与存储器单比特的写使能信号进行逻辑运算，得到与掩码信号位宽相同的写使能信号。
其中，写使能信号扩展单元具体用于：将写数据的掩码信号按位取反，且将存储器单比特的写使能信号扩展为与掩码信号位宽相同；将扩展后的写使能信号与按位取反后的所述掩码信号进行按位与运算，得到一个扩展的与写数据和掩码相同位宽的所述写使能信号。具体如何扩展写使能信号的位宽可参照上述第1步的描述及举例中的相关描述。
门控时钟信号获取单元，用于将写使能信号扩展单元扩展得到的所述写使能信号与存储器的主时钟进行逻辑运算，得到对写数据每个比特进行写操作的门控时钟信号。
本实施例中，门控时钟信号获取单元具体用于：将写使能信号扩展单元扩展得到的所述写使能信号与存储器的主时钟进行按位与运算，得到对写数据每个比特进行写操作的门控时钟信号。具体如何获取门控时钟信号可参照上述第2步的描述及举例中的相关描述。
写操作执行装置，用于根据所述门控时钟信号和写地址确定存储器需要执行写操作的寄存器位置，将要更新的写数据对应写入所述需要执行写操作的寄存器中。具体如何执行写操作可参照上述第3步的描述及举例中的相关描述。
本发明的技术内容及技术特征已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰，因此，本发明保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求所涵盖。

Claims (10)

1.一种带掩码的高速存储器设计方法，其特征在于，包括：将写数据的掩码信号、写使能信号及主时钟进行逻辑运算，得到对写数据每个比特进行写操作的门控时钟信号，根据所述门控时钟信号和写地址确定存储器需要执行写操作的寄存器位置，最后将要更新的写数据对应写入所述需要执行写操作的寄存器中。
2.根据权利要求1所述的带掩码的高速存储器设计方法，其特征在于，所述将写数据的掩码信号、写使能信号及主时钟进行逻辑运算，得到门控时钟信号的步骤包括：
S1，将所述写数据的掩码信号与所述写使能信号进行逻辑运算，得到与所述掩码信号位宽相同的写使能信号；
S2，将步骤S1得到的所述写使能信号与存储器的主时钟进行逻辑运算，得到所述门控时钟信号。
3.根据权利要求2所述的带掩码的高速存储器设计方法，其特征在于，所述S1包括：
S11，将所述掩码信号按位取反，且将写使能信号扩展为与掩码信号位宽相同；
S12，将扩展后的写使能信号与取反后的所述掩码信号进行按位与运算，得到一个与写数据相同位宽的写使能信号。
4.根据权利要求2或3所述的带掩码的高速存储器设计方法，其特征在于，所述步骤S2中，将步骤S1得到的所述写使能信号与存储器的主时钟进行按位与运算，得到门控时钟信号。
5.根据权利要求1所述的带掩码的高速存储器设计方法，其特征在于，所述门控时钟信号的每个比特决定存储器对应列的寄存器写使能，所述写地址决定存储器中对应行的寄存器执行写操作。
6.根据权利要求1或5所述的带掩码的高速存储器设计方法，其特征在于，所述方法还包括：对于所述门控时钟信号不使能的寄存器，则不做任何操作，保留存储器内的原值。
7.一种带掩码的高速存储器设计装置，其特征在于，包括：
门控时钟信号获取装置，用于将写数据的掩码信号、写使能信号及主时钟进行逻辑运算，得到对写数据每个比特进行写操作的门控时钟信号；
写操作执行装置，用于根据所述门控时钟信号和写地址确定存储器需要执行写操作的寄存器位置，最后将要更新的写数据对应写入所述需要执行写操作的寄存器中。
8.根据权利要求7所述的带掩码的高速存储器设计装置，其特征在于，所述门控时钟信号获取装置包括：
写使能信号扩展单元，用于将写数据的掩码信号与写使能信号进行逻辑运算，得到与掩码信号位宽相同的写使能信号；
门控时钟信号获取单元，用于将写使能信号扩展单元扩展得到的所述写使能信号与存储器的主时钟进行逻辑运算，得到所述门控时钟信号。
9.根据权利要求8所述的带掩码的高速存储器设计装置，其特征在于，所述写使能信号扩展单元具体用于：将掩码信号按位取反，且将写使能信号扩展为与掩码信号位宽相同；将扩展后的写使能信号与按位取反后的所述掩码信号进行按位与运算，得到一个与写数据和掩码相同位宽的所述写使能信号。
10.根据权利要求8或9所述的带掩码的高速存储器设计装置，其特征在于，所述门控时钟信号获取单元具体用于：将写使能信号扩展单元扩展得到的所述写使能信号与存储器的主时钟进行按位与运算，得到门控时钟信号。
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