CN108321185A - 双向低电容tvs器件及其制造方法 - Google Patents

双向低电容tvs器件及其制造方法 Download PDF

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Abstract

公开了一种双向低电容TVS器件及其制造方法中，通过半导体集成工艺形成双向低电容TVS器件由此可以提高双向低电容TVS器件的可靠性。进一步地，在双向低电容TVS器件中形成的第一普通二极管与第一稳压二极管纵向串联以及第二普通二极管与第二稳压二极管纵向串联，降低双向低电容TVS器件的体积。相较于现有技术的双向低电容TVS器件能够较大地减小电容，使电源Vcc对地GND的电容可以达到小于0.9pF，正、反向ESD能力都可以达到大于15kV。

Description

双向低电容TVS器件及其制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种双向低电容TVS器件及其制造方法。
背景技术
目前市场上集成的双向低电容TVS器件通常是将由第一普通二极管D1与第一稳压二极管Z1串联形成的第一支路与第二普通二极管D2与第二稳压二极管Z2串联形成的第二支路并联组合形成(见图1)，从电源Vcc对地GND的I～V曲线来看，正、反特性仍然相当于一个普通二极管，但等效电路对应的电容却远远低于相同电压的单个普通TVS二极管。
集成的双向低电容VTS器件，其电源Vcc对地GND的电容值CT可以表示为：
其中，CD1为第一普通二极管D1的电容，CD1为第二普通二极管D2的电容，CZ1为第一稳压二极管Z1的电容，CZ2为第二稳压二极管Z2的电容。这里CD1和CD2都较小，CZ1和CZ2要比前两者大一个数量级，所以第一普通二极管D1与第一稳压二极管Z1串联后的第一电容基本等同于第一普通二极管D1的电容；第二普通二极管D2与第二稳压二极管Z2串联后的第二电容基本等同于第二普通二极管D2的电容。即整个等效电路的电容基本等同于第一普通二极管D1的电容和第二普通二极管D2的电容之和。
当电源Vcc加正电位，地GND加负电位时：由于第二普通二极管D2击穿电压较高，第一稳压二极管Z1击穿电压较低，所以第一稳压二极管Z1率先击穿，电源Vcc对地GND的反向击穿电压可以表示为：
VBR＝VfD1+VZ1
其中，VfD1为第一普通二极管D1的正向压降；VZ1为第一稳压二极管Z1的电压。
当电源Vcc加负电位，地GND加正电位时：由于第二普通二极管D2击穿电压较高，第二稳压二极管Z2击穿电压较低，所以第二第一稳压二极管Z1率先击穿，电源Vcc对地GND的反向击穿电压可以表示为：
VBR＝VfD2+VZ2
其中，VfD2为第二普通二极管D2的正向压降；VZ2为第二稳压二极管Z2的电压。
可见组合而成的双向低电容TVS器件正、反向特性基本相当于一个普通双向二极管，其反向击穿电压主要受第一稳压二极管Z1和第二稳压二极管Z2的击穿电压控制；电容主要受CD1和CD2控制，所以为了实现低电容，实际就是降低CD1和CD2；同时电源Vcc对地GND的正、反方向静电放电(Electrostatic Discharge，ESD)能力实际也是分别等同于D1、D2两个二极管的正向ESD能力(第一稳压二极管Z1和第二稳压二极管Z2的反向击穿电压较低，一般在3.3～7.0V之间，其反向ESD能力很高，可以不予考虑)。所以为了实现高ESD能力，实际就是提高D1、D2两个二极管的正向ESD能力。
目前开发的双向低电容TVS器件受当时器件结构和产品性能限制的原因，芯片尺寸相对较大，大于260μm×260μm，无法满足DFN0603之类的小型封装。
发明内容
鉴于上述问题，本发明的目的在于提供一种双向低电容TVS器件及其制造方法，以降低双向低电容TVS器件的体积。
根据本发明的第一方面，提供一种双向低电容TVS器件包括：第一导电类型衬底；第一导电类型外延层，所述第一导电类型外延层形成于所述第一导电类型衬底上；第一导电类型埋层，所述第一导电类型埋层形成于所述第一导电类型外延层中；第二导电类型埋层，所述第二导电类型埋层形成于所述第一导电类型埋层上；第二导电类型外延层，所述第二导电类型埋层形成于所述第一导电类型外延层上；多个隔离结构，所述多个隔离结构贯穿所述第二导电类型外延层，所述多个隔离结构将所述第二导电类型外延层分为多个区域，所述多个区域包括第一区域和第二区域；第二导电类型阱区，所述第二导电类型阱区形成于所述第二区域中；第一导电类型注入区，所述第一导电类型注入区形成于所述第一区域和所述第二导电类型阱区中。
优选地，所述双向低电容TVS器件还包括：金属线，所述金属线所述第一区域中的第一导电类型注入区和所述第二区域中的第一导电类型注入区。
优选地，所述金属线与电源连接，所述第一导电类型衬底与地连接。
优选地，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。
优选地，所述第一导电类型衬底为重掺杂结构，所述第一导电类型外延层为轻掺杂结构，所述第一导电类型埋层为重掺杂结构，所述第二导电类型埋层为重掺杂结构，所述第二导电类型外延层为轻掺杂结构，所述第二导电类型阱区为重掺杂结构，所述第一导电类型注入区为重掺杂结构。
优选地，所述第一导电类型衬底为重掺杂结构，所述第一导电类型外延层为轻掺杂结构，所述第一导电类型埋层为轻掺杂结构，所述第二导电类型埋层为重掺杂结构，所述第二导电类型外延层为轻掺杂结构，所述第二导电类型阱区为重掺杂结构，所述第一导电类型注入区为重掺杂结构。
优选地，所述第一导电类型衬底的电阻率为0.005Ω.cm～0.008Ω.cm。
优选地，所述第一导电类型外延层的电阻率为2.0Ω.cm～4.0Ω.cm，厚度6.0μm～14.0μm。
优选地，所述第二导电类型外延层28的电阻率为25Ω.cm～35Ω.cm，厚度6.0μm～12.0μm。
优选地，所述第一导电类型埋层包括在所述第一导电类型外延层中注入的第一导电类型离子，所述第一导电类型离子的注入剂量为2.0E15～6.0E15。
优选地，所述第一导电类型埋层包括在所述第一导电类型外延层中注入的第一导电类型离子，所述第一导电类型离子的注入剂量为1.0E14～8.0E14。
优选地，所述第二导电类型埋层包括在所述第一导电类型埋层上注入的第二导电类型离子，所述第二导电类型离子的注入剂量为6.0E15～1.0E16。
优选地，所述隔离结构包括沟槽以及填充沟槽的多晶硅，其中，所述多个沟槽贯穿所述第二导电类型外延层，所述多个沟槽延伸至第一导电类型外延层中，所述多个沟槽将所述第二导电类型外延层分为第一区域和第二区域。
优选地，所述沟槽的深度为10μm～20μm，宽度为1.5μm～3μm；所述多晶硅的厚度为2.0μm～3.5μm。
优选地，所述第二导电类型阱区包括在所述第二区域中注入的第二导电类型离子，所述第二导电类型离子的注入剂量为5.0E14～1.0E14。
优选地，所述第一导电类型注入区包括在所述第一区域中注入的第一导电类型离子，所述第一导电类型离子的注入剂量为1.0E15～1.0E16。
优选地，所述第一区域中的第一导电类型注入区和第二导电类型外延层构成第一普通二极管；所述第一区域中的第一导电类型埋层和第二导电类型埋层构成第一稳压二极管；所述第二区域中的第二导电类型外延层与第一导电类型外延层构成第二普通二极管；所述第二区域中的第一导电类型注入区与所述第二导电类型阱区构成第二稳压二极管。
优选地，当所述电源加正电位，所述地加负电位时，所述电源对所述地的反向击穿电压为：VBR＝VfD1+VZ1，其中，VBR为所述电源对所述地的反向击穿电压；VfD1为第一普通二极管D1的正向压降，VZ1为第一稳压二极管的电压。
优选地，当所述电源加负电位，所述地加正电位时，所述电源对所述地的反向击穿电压为：VBR＝VfD2+VZ2，其中VfD2为第二普通二极管D2的正向压降，VZ2为第二稳压二极管的电压。
根据本发明的另一方面，提供一种双向低电容TVS器件的制造方法，包括：提供第一导电类型衬底；形成第一导电类型外延层，所述第一导电类型外延层位于所述第一导电类型衬底上；形成第一导电类型埋层，所述第一导电类型埋层位于所述第一导电类型外延层中；形成第二导电类型埋层，所述第二导电类型埋层位于所述第一导线类型埋层上；形成第二导电类型外延层，所述第二导电类型外延层位于所述第一导电类型外延层上；形成多个隔离结构，所述多个隔离结构贯穿所述第二导电类型外延层以及第一导电类型外延层，所述多个隔离结构将所述第二导电类型外延层分为多个区域，所述多个区域包括第一区域及第二区域，所述多个隔离结构延伸至所述第一导电类型衬底；形成第二导电类型阱区，所述第二导电类型阱区位于所述第二区域中；形成第一导电类型注入区，所述第一导电类型注入区位于所述第一区域和所述第二导电类型阱区中。
优选地，所述双向低电容TVS器件的制造方法还包括：形成金属线，所述金属线连接所述第一区域中的第一导电类型注入区和所述第二区域中的第一导电类型注入区。
优选地，所述双向低电容TVS器件的制造方法还包括：将所述金属线与电源连接，所述第一导电类型衬底与地连接。
优选地，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。
优选地，所述第一导电类型衬底为重掺杂结构，所述第一导电类型外延层为轻掺杂结构，所述第一导电类型埋层为重掺杂结构，所述第二导电类型埋层为重掺杂结构，所述第二导电类型外延层为轻掺杂结构，所述第二导电类型阱区为重掺杂结构，所述第一导电类型注入区为重掺杂结构。
优选地，所述第一导电类型衬底为重掺杂结构，所述第一导电类型外延层为轻掺杂结构，所述第一导电类型埋层为轻掺杂结构，所述第二导电类型埋层为重掺杂结构，所述第二导电类型外延层为轻掺杂结构，所述第二导电类型阱区为重掺杂结构，所述第一导电类型注入区为重掺杂结构。
优选地，所述第一导电类型衬底的电阻率为0.005Ω.cm～0.008Ω.cm。
优选地，所述第一导电类型外延层的电阻率为2.0Ω.cm～4.0Ω.cm，厚度6.0μm～14.0μm。
优选地，所述第二导电类型外延层28的电阻率为25Ω.cm～35Ω.cm，厚度6.0μm～12.0μm。
优选地，形成第一导电类型埋层包括：在所述第一导电类型外延层中注入第一导电类型离子，所述第一导电类型离子的注入剂量为2.0E15～6.0E15；对所述第一导电类型离子执行退火工艺，退火工艺的温度为1100℃～1250℃；退火工艺的时间为2.0～6.0h。
优选地，形成第一导电类型埋层包括：在所述第一导电类型外延层中注入第一导电类型离子，所述第一导电类型离子的注入剂量为1.0E14～8.0E14；对所述第一导电类型离子执行退火工艺，退火工艺的温度为1100℃～1250℃；退火工艺的时间为2.0～6.0h。
优选地，形成第二导电类型埋层包括：在所述第一导电类型埋层上注入第二导电类型离子，所述第二导电类型离子的注入剂量为6.0E15～1.0E16；对所述第二导电类型离子执行退火工艺，退火工艺的温度为1000℃～1150℃；退火工艺的时间为2.0～6.0h。
优选地，形成多个隔离结构包括：形成多个沟槽，所述多个沟槽贯穿所述第二导电类型外延层，所述多个沟槽延伸至第一导电类型外延层中，所述多个沟槽将所述第二导电类型外延层分为第一区域和第二区域；在每个沟槽中填充多晶硅。
优选地，所述沟槽的深度为10μm～20μm，宽度为1.5μm～3μm；所述多晶硅的厚度为2.0μm～3.5μm。
优选地，形成第二导电类型阱区包括：在所述第二区域中注入第二导电类型离子，所述第二导电类型离子的注入剂量为5.0E14～1.0E14；对所述第二导电类型离子执行退火工艺，退火工艺的温度为900℃～1050℃；退火工艺的时间为30～60min。
优选地，形成第一导电类型注入区包括：在所述第一区域中注入第一导电类型离子，所述第一导电类型离子的注入剂量为1.0E15～1.0E16；对所述第一导电类型离子执行退火工艺，退火工艺的温度为800℃～900℃；退火工艺的时间为30～60min。
优选地，所述第一区域中的第一导电类型注入区和第二导电类型外延层构成第一普通二极管；所述第一区域中的第一导电类型埋层和第二导电类型埋层构成第一稳压二极管；所述第二区域中的第二导电类型外延层与第一导电类型外延层构成第二普通二极管；所述第二区域中的第一导电类型注入区与所述第二导电类型阱区构成第二稳压二极管。
优选地，当所述电源加正电位，所述地加负电位时，所述电源对所述地的反向击穿电压为：VBR＝VfD1+VZ1，其中，VBR为所述电源对所述地的反向击穿电压；VfD1为第一普通二极管D1的正向压降，VZ1为第一稳压二极管的电压。
优选地，当所述电源加负电位，所述地加正电位时，所述电源对所述地的反向击穿电压为：VBR＝VfD2+VZ2，其中VfD2为第二普通二极管D2的正向压降，VZ2为第二稳压二极管的电压。
本发明提供的双向低电容TVS器件及其制造方法，通过半导体集成工艺形成双向低电容TVS器件由此可以提高双向低电容TVS器件的可靠性。
进一步地，在双向低电容TVS器件中形成的第一普通二极管与第一稳压二极管纵向串联以及第二普通二极管与第二稳压二极管纵向串联，降低双向低电容TVS器件的体积。
相较于现有技术的双向低电容TVS器件能够较大地减小电容，使电源Vcc对地GND的电容可以达到小于0.9pF，正、反向ESD能力都可以达到大于15kV。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了现有的双向低电容TVS器件的电路示意图；
图2至图12示出了本发明一实施例的双向低电容TVS器件的制造方法所形成的结构的剖面示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
请参考图2至图12，其为本发明实施例的双向低电容TVS器件的制造方法形成的结构的剖面示意图。更具体地，图2至图12介绍了包含SCR结构的双向低电容TVS器件的形成方法。
在本申请实施例中，所述双向低电容TVS器件的制造方法包括如下步骤：
步骤S10：提供第一导电类型衬底；
步骤S12：形成第一导电类型外延层，所述第一导电类型外延层位于所述第一导电类型衬底上；
步骤S14：形成第一导电类型埋层，所述第一导电类型埋层位于所述第一导电类型外延层中；
步骤S16：形成第二导电类型埋层，所述第二导电类型埋层位于所述第一导线类型埋层上；
步骤S18：形成第二导电类型外延层，所述第二导电类型外延层位于所述第一导电类型外延层上；
步骤S20：形成多个隔离结构，所述多个隔离结构贯穿所述第二导电类型外延层，所述多个隔离结构将所述第二导电类型外延层分为多个区域，所述多个区域包括第一区域及第二区域，所述多个隔离结构延伸至所述第一导电类型外延层；
步骤S22：形成第二导电类型阱区，所述第二导电类型阱区位于所述第二区域中；
步骤S24：形成第一导电类型注入区，所述第一导电类型注入区位于所述第一区域和所述第二区域中；
步骤S26：形成金属线，所述金属线连接所述第一区域中的第一导电类型注入区和所述第二区域中的第一导电类型注入区；
步骤S28：将所述金属线与电源连接，所述第一导电类型衬底与地连接。
由此，将在所述第一区域内形成第一普通二极管D1以及第一稳压二极管Z1；在所述第二区域内形成第二普通二极管D2以及第二稳压二极管Z2。具体地，所述第一区域中的第一导电类型注入区和第二导电类型外延层构成第一普通二极管D1；所述第一区域中的第一导电类型埋层和第二导电类型埋层构成第一稳压二极管Z1；所述第二区域中的第二导电类型外延层与第一导电类型外延层构成第二普通二极管D2；所述第二区域中的第一导电类型注入区与所述第二导电类型阱区构成第二稳压二极管Z2。
其中，所述第一导电类型可以为P型，所述第二导电类型为N型；或者，所述第一导电类型可以为N型，所述第二导电类型为P型。在本实施例中，以所述第一导电类型可以为P型，所述第二导电类型为N型作进一步描述。其中，所述P型导电类型可以通过掺杂硼离子或镓离子等实现，所述N型导电类型可以通过掺杂磷离子或者锑离子等实现。
首先，如图2所示，提供第一导电类型衬底20，在此，也即所述第一导电类型衬底20为P型衬底。在本申请的其他实施例中，所述第一导电类型衬底20也可以为N型衬底。
优选地，所述第一导电类型衬底20的电阻率为0.005Ω.cm～0.008Ω.cm。较佳地，所述第一导电类型衬底20为重掺杂结构，由此可以将所述第一导电类型衬底20之间作为接地GND的电极，而不需要从正面引出接地GND电极，这样不仅可以缩小芯片的尺寸，满足更小体积的封装，而且由此结构延伸的多通道产品也可以适合各种不同的封装形式，另外封装时所述第一导电类型衬底20直接作为接地GND电极引出，可以避免封装时接地的打线，降低封装成本。
接着，如图3所示，在所述第一导电类型衬底20上形成第一导电类型外延层22，所述第一导电类型外延层22为P型外延层，其可通过化学气相淀积工艺生成。在本实施例中，所述第一导电类型外延层为轻掺杂结构，即所述第一导电类型外延层22的掺杂浓度比所述第一导电类型衬底20的掺杂浓度低。优选地，所述第一导电类型外延层22的电阻率为2.0Ω.cm～4.0Ω.cm，厚度为6.0μm～14.0μm。
如图4所示，在所述第一导电类型外延层22中形成第一导电类型埋层24，所述第一导电类型埋层为P型埋层。在本实施例中，所述第一导电类型埋层24为重掺杂结构。具体地，可通过如下工艺形成所述第一导电类型埋层24；在所述第一导电类型外延层22中注入第一导电类型离子，在此为硼离子，所述硼离子的注入剂量为2.0E15～6.0E15；对所述硼离子执行退火工艺，退火工艺的温度为1100℃～1250℃；退火工艺的时间为2.0～6.0h。
在一个优选地实施例中红，所述第一导电类型埋层24为轻掺杂结构。具体地，可通过如下工艺形成所述第一导电类型埋层24；在所述第一导电类型外延层22中注入第一导电类型离子，在此为硼离子，所述硼离子的注入剂量为1.0E14～8.0E14；对所述硼离子执行退火工艺，退火工艺的温度为1100℃～1250℃；退火工艺的时间为2.0～6.0h。
如图5所示，在所述第一导电类型埋层24上形成第二导电类型埋层26；所述第二导电类型埋层为N型埋层。在本实施例中，所述第二导电类型埋层26为重掺杂结构。具体地，可通过如下工艺形成所述第二导电类型埋层26；在所述第一导电类型埋层24上注入第一导电类型离子，在此为锑离子，所述磷离子的注入剂量为6.0E15～1.0E16；对所述磷离子执行退火工艺，退火工艺的温度为1000℃～1150℃；退火工艺的时间为2.0～4.0h。所述第一导电类型埋层24与所述第二导电类型埋层26构成第一稳压二极管Z1，所述第一导电类型埋层24为重掺杂结构时，第一稳压二极管Z1为3.3～7.0V的二极管；所述第一导电类型埋层24为轻掺杂结构时，第一稳压二极管Z1位7.0V～18V的二极管。
如图6所示，在所述第一导电类型外延层22上形成第二导电类型外延层28，所述第二导电类型外延层28为N型外延层，其可通过化学气相淀积工艺生成。在本实施例中，所述第二导电类型外延层为轻掺杂结构，即所述第二导电类型外延层28的掺杂浓度比所述第二导电类型埋层26的掺杂浓度低。优选地，所述第二导电类型外延层28的电阻率为25Ω.cm～35Ω.cm，厚度为6.0μm～12.0μm。
接着，如图8所示，形成多个隔离结构32，所述多个隔离结构32贯穿所述第二导电类型外延层28，所述隔离结构30延伸至所述第一导电类型外延层22，所述多个隔离结构32将所述第二导电类型外延层28分为多个区域，所述多个区域包括第一区域28a和第二区域28b，其中，所述第二区域28b中的第二导电类型外延层与所述第一导电类型外延层22构成第二普通二极管D2。在此，所述第二区域28b的第二导电类型外延层与所述第一导电类型外延层22的浓度都很淡，只要对所述第二普通二极管D2面积做一定选择，即可确保所述第二普通二极管D2的超低电容以及高ESD能力。
在本申请实施例中，形成多个隔离结构32包括：形成多个沟槽30(可相应参考图7)，所述多个沟槽30贯穿所述第二导电类型外延层28以及第一导电类型外延层22(在此，所述多个沟槽30还延伸至第一导电类型衬底20中)，所述多个沟槽30将所述第二导电类型外延层28分为第一区域28a和第二区域28b；在每个沟槽30中填充多晶硅，即可得到多个隔离结构32。
优选地，所述沟槽30的深度为10μm～20μm，宽度为1.5μm～3μm。所述多晶硅的厚度为2.0μm～3.5μm。在本实施例中，采用沟槽进行隔离，不仅工艺简单，还可确保后续形成的各二极管之间没有寄生效应，尤其是多通道的结构，从而提高双向低电容TVS器件的可靠性。
接着，如图9所示，在所述第二区域28b中形成第二导电类型阱区34。在本申请实施例中，所述第二导电类型阱区为重掺杂结构。
具体地，通过如下方法在所述第二区域28b中形成第二导电类型阱区：在所述第二区域28b中注入第二导电类型离子，在此为磷离子，所述磷离子的注入剂量为5.0E14～1.0E14，对所述磷离子执行退火工艺，退火工艺的温度为900℃～1050℃；退火工艺的时间为30～60min。其中，该退火工艺可以确保形成良好欧姆接触。
接着，如图10所示，在所述第一区域和所述第二区域中形成第一导电类型注入区。在此，分别为所述第一区域28a中的第一导电类型注入区36a和所述第二区域28b中的第一导电类型注入区36b。所述第一区域28a中的第一导电类型注入区36a与第二导电类型外延层28构成第一普通二极管D1，所述第二区域28b中的第一导电类型注入区36b与第二导电类型阱区34构成第二稳压二极管Z1。
具体地，通过如下方法在第一区域和所述第二区域中形成第一导电类型注入区：在所述第一区域28a和所述第二区域28b中注入第一导电类型离子，在此为硼离子，所述硼离子的注入剂量为1.0E15～1.0E16，对所述硼离子执行退火工艺，退火工艺的温度为800℃～900℃；退火工艺的时间为30～60min。
在本申请实施例中，所述第一导电类型注入区为重掺杂结构。在此，所述第一区域28a中的第二导电类型外延层的浓度很淡，只要所述第一区域28a中的第一导电类型注入区36a的面积做一定选择，即可确保所述第一普通二极管D1的超低电容以及高ESD能力。
由于在所述第一区域28a中第一普通二极管D1与第一稳压二极管Z1纵向串联以及在所述第二区域28b中第二普通二极管D2与第二稳压二极管Z1纵向串联，节省面积，使双向低电容TVS芯片的面积控制在220μm×220μm以内。
接着，如图12所示，形成金属线40，所述金属线40连接所述第一普通二极管D1和第二稳压二极管Z2。具体地，可参考图11，在所述第二导电类型外延层28上形成介质层38，所述介质层38露出第一普通二极管D1和第二稳压二极管Z2；接着，可参考图12，通过蒸发或溅射金属层，形成金属线40。通常地，所述金属层的材料为铝，其厚度可以为2.0μm。
在本实施例中，将所述金属线40与电源Vcc连接，所述第一导电类型衬底20与地GND连接。即所述第一导电类型衬底20之间作为接地GND的电极，从而不需要从正面引出接地GND电极，这样不仅可以缩小芯片的尺寸，满足更小体积的封装，另外封装时所述第一导电类型衬底20直接作为接地GND电极引出，可以减少1根金属线，极大降低封装成本。优选地，电源Vcc对地GND的电容可以达到小于0.9pF，正、反向ESD能力都可以达到大于15kV。
进一步地，还可形成钝化层(图12中未示出)。所述钝化层覆盖所述第二导电类型外延层28。通过所述钝化层保护双向低电容TVS器件中的结构，从而提高所述双向低电容TVS器件的质量与可靠性。通常地，所述钝化层的材料为氮化硅，其厚度可以为1.0μm。
请继续参考图12，通过上述双向低电容TVS器件的制造方法形成了如下双向低电容TVS器件，具体包括：
第一导电类型衬底20；
第一导电类型外延层22，所述第一导电类型外延层22形成于所述第一导电类型衬底20上；
第一导电类型埋层24，所述第一导电类型埋层24形成于所述第一导电类型外延层22中；
第二导电类型埋层26，所述第二导电类型埋层26形成于所述第一导电类型埋层24上；
第二导电类型外延层28，所述第二导电类型埋层28形成于所述第一导电类型外延层22上；
多个隔离结构32，所述多个隔离结构32贯穿所述第二导电类型外延层28以及所述第一导电类型外延层22，所述多个隔离结构32将所述第二导电类型外延层28分为多个区域，所述多个区域包括第一区域28a和第二区域28b，其中，所述第二区域28b中的第二导电类型外延层28与所述第一导电类型外延层22构成第二普通二极管D2；
第二导电类型阱区，所述第二导电类型阱区34形成于第二区域28b中。
第一导电类型注入区，所述第一导电类型注入区形成于所述第一区域28a和所述第二区域28b中。在此，分别为所述第一区域28a中的第一导电类型注入区36a和所述第二区域28b中的第一导电类型注入区36b。所述第一区域28a中的第一导电类型注入区36a与第二导电类型外延层28构成第一普通二极管D1，所述第二区域28b中的第一导电类型注入区36b与第二导电类型阱区34构成第二稳压二极管Z1。
金属线40，所述金属线40连接所述第一区域28a中的第一导电类型注入区36a和所述第二区域28b中的第一导电类型注入区36b。即所述金属线40连接所述第一普通二极管D1和所述第二稳压二极管Z2。
其中，所述金属线40与电源Vcc连接，所述第一导电类型衬底20与地GND连接。
在此，所述第一导电类型衬底20的电阻率为0.005Ω.cm～0.008Ω.cm。所述第一导电类型外延层22的电阻率为2.0Ω.cm～4.0Ω.cm。所述第二导电类型外延层28的电阻率为25Ω.cm～35Ω.cm。所述隔离结构32包括沟槽以及填充所述沟槽的多晶硅。
综上可见，在本发明实施例提供的双向低电容TVS器件及其制造方法中，通过半导体集成工艺形成双向低电容TVS器件由此可以提高双向低电容TVS器件的可靠性。进一步地，在双向低电容TVS器件中形成的第一普通二极管与第一稳压二极管纵向串联以及第二普通二极管与第二稳压二极管纵向串联，降低双向低电容TVS器件的体积。相较于现有技术的双向低电容TVS器件能够较大地减小电容，使电源Vcc对地GND的电容可以达到小于0.9pF，正、反向ESD能力都可以达到大于15kV。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (38)

1.一种双向低电容TVS器件，其特征在于，包括：
第一导电类型衬底；
第一导电类型外延层，所述第一导电类型外延层形成于所述第一导电类型衬底上；
第一导电类型埋层，所述第一导电类型埋层形成于所述第一导电类型外延层中；
第二导电类型埋层，所述第二导电类型埋层形成于所述第一导电类型埋层上；
第二导电类型外延层，所述第二导电类型埋层形成于所述第一导电类型外延层上；
多个隔离结构，所述多个隔离结构贯穿所述第二导电类型外延层，所述多个隔离结构将所述第二导电类型外延层分为多个区域，所述多个区域包括第一区域和第二区域；
第二导电类型阱区，所述第二导电类型阱区形成于所述第二区域中；
第一导电类型注入区，所述第一导电类型注入区形成于所述第一区域和所述第二导电类型阱区中。
2.根据权利要求1所述的双向低电容TVS器件，其特征在于，还包括：
金属线，所述金属线连接所述第一区域中的第一导电类型注入区和所述第二区域中的第一导电类型注入区。
3.根据权利要求2所述的双向低电容TVS器件，其特征在于，所述金属线与电源连接，所述第一导电类型衬底与地连接。
4.根据权利要求1-3中任一项所述的双向低电容TVS器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。
5.根据权利要求4所述的双向低电容TVS器件，其特征在于，所述第一导电类型衬底为重掺杂结构，所述第一导电类型外延层为轻掺杂结构，所述第一导电类型埋层为重掺杂结构，所述第二导电类型埋层为重掺杂结构，所述第二导电类型外延层为轻掺杂结构，所述第二导电类型阱区为重掺杂结构，所述第一导电类型注入区为重掺杂结构。
6.根据权利要求4所述的双向低电容TVS器件，其特征在于，所述第一导电类型衬底为重掺杂结构，所述第一导电类型外延层为轻掺杂结构，所述第一导电类型埋层为轻掺杂结构，所述第二导电类型埋层为重掺杂结构，所述第二导电类型外延层为轻掺杂结构，所述第二导电类型阱区为重掺杂结构，所述第一导电类型注入区为重掺杂结构。
7.根据权利要求4所述的双向低电容TVS器件，其特征在于，所述第一导电类型衬底的电阻率为0.005Ω.cm～0.008Ω.cm。
8.根据权利要求4所述的双向低电容TVS器件，其特征在于，所述第一导电类型外延层的电阻率为2.0Ω.cm～4.0Ω.cm，厚度6.0μm～14.0μm。
9.根据权利要求4所述的双向低电容TVS器件，其特征在于，所述第二导电类型外延层28的电阻率为25Ω.cm～35Ω.cm，厚度6.0μm～12.0μm。
10.根据权利要求5所述的双向低电容TVS器件，其特征在于，所述第一导电类型埋层包括在所述第一导电类型外延层中注入的第一导电类型离子，所述第一导电类型离子的注入剂量为2.0E15～6.0E15。
11.根据权利要求6所述的双向低电容TVS器件，其特征在于，所述第一导电类型埋层包括在所述第一导电类型外延层中注入的第一导电类型离子，所述第一导电类型离子的注入剂量为1.0E14～8.0E14。
12.根据权利要求5或6所述的双向低电容TVS器件，其特征在于，所述第二导电类型埋层包括在所述第一导电类型埋层上注入的第二导电类型离子，所述第二导电类型离子的注入剂量为6.0E15～1.0E16。
13.根据权利要求5或6所述的双向低电容TVS器件，其特征在于，所述隔离结构包括沟槽以及填充沟槽的多晶硅，其中，所述多个沟槽贯穿所述第二导电类型外延层，所述多个沟槽延伸至第一导电类型外延层中，所述多个沟槽将所述第二导电类型外延层分为第一区域和第二区域。
14.根据权利要求5或6所述的双向低电容TVS器件，其特征在于，所述沟槽的深度为10μm～20μm，宽度为1.5μm～3μm；所述多晶硅的厚度为2.0μm～3.5μm。
15.根据权利要求5或6所述的双向低电容TVS器件，其特征在于，所述第二导电类型阱区包括在所述第二区域中注入的第二导电类型离子，所述第二导电类型离子的注入剂量为5.0E14～1.0E14。
16.根据权利要求5或6所述的双向低电容TVS器件，其特征在于，所述第一导电类型注入区包括在所述第一区域中注入的第一导电类型离子，所述第一导电类型离子的注入剂量为1.0E15～1.0E16。
17.根据权利要求1-3中任一项所述的双向低电容TVS器件，其特征在于，所述第一区域中的第一导电类型注入区和第二导电类型外延层构成第一普通二极管；所述第一区域中的第一导电类型埋层和第二导电类型埋层构成第一稳压二极管；所述第二区域中的第二导电类型外延层与第一导电类型外延层构成第二普通二极管；所述第二区域中的第一导电类型注入区与所述第二导电类型阱区构成第二稳压二极管。
18.根据权利要求17所述的双向低电容TVS器件，其特征在于，当所述电源加正电位，所述地加负电位时，所述电源对所述地的反向击穿电压为：VBR＝VfD1+VZ1，其中，VBR为所述电源对所述地的反向击穿电压；VfD1为第一普通二极管D1的正向压降，VZ1为第一稳压二极管的电压。
19.根据权利要求17所述的双向低电容TVS器件，其特征在于，当所述电源加负电位，所述地加正电位时，所述电源对所述地的反向击穿电压为：VBR＝VfD2+VZ2，其中VfD2为第二普通二极管D2的正向压降，VZ2为第二稳压二极管的电压。
20.一种双向低电容TVS器件的制造方法，其特征在于，包括：
提供第一导电类型衬底；
形成第一导电类型外延层，所述第一导电类型外延层位于所述第一导电类型衬底上；
形成第一导电类型埋层，所述第一导电类型埋层位于所述第一导电类型外延层中；
形成第二导电类型埋层，所述第二导电类型埋层位于所述第一导线类型埋层上；
形成第二导电类型外延层，所述第二导电类型外延层位于所述第一导电类型外延层上；
形成多个隔离结构，所述多个隔离结构贯穿所述第二导电类型外延层以及第一导电类型外延层，所述多个隔离结构将所述第二导电类型外延层分为多个区域，所述多个区域包括第一区域及第二区域，所述多个隔离结构延伸至所述第一导电类型衬底；
形成第二导电类型阱区，所述第二导电类型阱区位于所述第二区域中；
形成第一导电类型注入区，所述第一导电类型注入区位于所述第一区域和所述第二导电类型阱区中。
21.根据权利要求20所述的双向低电容TVS器件的制造方法，其特征在于，还包括：
形成金属线，所述金属线连接所述第一区域中的第一导电类型注入区和所述第二区域中的第一导电类型注入区。
22.根据权利要求21所述的双向低电容TVS器件的制造方法，其特征在于，还包括：
将所述金属线与电源连接，所述第一导电类型衬底与地连接。
23.根据权利要求20-22中任一项所述的双向低电容TVS器件的制造方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型；或者，所述第一导电类型为N型，所述第二导电类型为P型。
24.根据权利要求23所述的双向低电容TVS器件的制造方法，其特征在于，所述第一导电类型衬底为重掺杂结构，所述第一导电类型外延层为轻掺杂结构，所述第一导电类型埋层为重掺杂结构，所述第二导电类型埋层为重掺杂结构，所述第二导电类型外延层为轻掺杂结构，所述第二导电类型阱区为重掺杂结构，所述第一导电类型注入区为重掺杂结构。
25.根据权利要求23所述的双向低电容TVS器件的制造方法，其特征在于，所述第一导电类型衬底为重掺杂结构，所述第一导电类型外延层为轻掺杂结构，所述第一导电类型埋层为轻掺杂结构，所述第二导电类型埋层为重掺杂结构，所述第二导电类型外延层为轻掺杂结构，所述第二导电类型阱区为重掺杂结构，所述第一导电类型注入区为重掺杂结构。
26.根据权利要求23所述的双向低电容TVS器件的制造方法，其特征在于，所述第一导电类型衬底的电阻率为0.005Ω.cm～0.008Ω.cm。
27.根据权利要求23所述的双向低电容TVS器件的制造方法，其特征在于，所述第一导电类型外延层的电阻率为2.0Ω.cm～4.0Ω.cm，厚度为6.0μm～14.0μm。
28.根据权利要求23所述的双向低电容TVS器件的制造方法，其特征在于，所述第二导电类型外延层28的电阻率为25Ω.cm～35Ω.cm，厚度为6.0μm～12.0μm。
29.根据权利要求24所述的双向低电容TVS器件的制造方法，其特征在于，形成第一导电类型埋层包括：
在所述第一导电类型外延层中注入第一导电类型离子，所述第一导电类型离子的注入剂量为2.0E15～6.0E15；
对所述第一导电类型离子执行退火工艺，退火工艺的温度为1100℃～1250℃；退火工艺的时间为2.0～6.0h。
30.根据权利要求25所述的双向低电容TVS器件的制造方法，其特征在于，形成第一导电类型埋层包括：
在所述第一导电类型外延层中注入第一导电类型离子，所述第一导电类型离子的注入剂量为1.0E14～8.0E14；
对所述第一导电类型离子执行退火工艺，退火工艺的温度为1100℃～1250℃；退火工艺的时间为2.0～6.0h。
31.根据权利要求24或25所述的双向低电容TVS器件的制造方法，其特征在于，形成第二导电类型埋层包括：
在所述第一导电类型埋层上注入第二导电类型离子，所述第二导电类型离子的注入剂量为6.0E15～1.0E16；
对所述第二导电类型离子执行退火工艺，退火工艺的温度为1000℃～1150℃；退火工艺的时间为2.0～6.0h。
32.根据权利要求24或25所述的双向低电容TVS器件的制造方法，其特征在于，形成多个隔离结构包括：
形成多个沟槽，所述多个沟槽贯穿所述第二导电类型外延层，所述多个沟槽延伸至第一导电类型外延层中，所述多个沟槽将所述第二导电类型外延层分为第一区域和第二区域；
在每个沟槽中填充多晶硅。
33.根据权利要求32所述的双向低电容TVS器件的制造方法，其特征在于，所述沟槽的深度为10μm～20μm，宽度为1.5μm～3μm；所述多晶硅的厚度为2.0μm～3.5μm。
34.根据权利要求24或25所述的双向低电容TVS器件的制造方法，其特征在于，形成第二导电类型阱区包括：
在所述第二区域中注入第二导电类型离子，所述第二导电类型离子的注入剂量为5.0E14～1.0E14；
对所述第二导电类型离子执行退火工艺，退火工艺的温度为900℃～1050℃；退火工艺的时间为30～60min。
35.根据权利要求24或25所述的双向低电容TVS器件的制造方法，其特征在于，形成第一导电类型注入区包括：
在所述第一区域中注入第一导电类型离子，所述第一导电类型离子的注入剂量为1.0E15～1.0E16；
对所述第一导电类型离子执行退火工艺，退火工艺的温度为800℃～900℃；退火工艺的时间为30～60min。
36.根据权利要求20-22中任一项所述的双向低电容TVS器件的制造方法，其特征在于，所述第一区域中的第一导电类型注入区和第二导电类型外延层构成第一普通二极管；所述第一区域中的第一导电类型埋层和第二导电类型埋层构成第一稳压二极管；所述第二区域中的第二导电类型外延层与第一导电类型外延层构成第二普通二极管；所述第二区域中的第一导电类型注入区与所述第二导电类型阱区构成第二稳压二极管。
37.根据权利要求36所述的双向低电容TVS器件的制造方法，其特征在于，当所述电源加正电位，所述地加负电位时，所述电源对所述地的反向击穿电压为：VBR＝VfD1+VZ1，其中，VBR为所述电源对所述地的反向击穿电压；VfD1为第一普通二极管D1的正向压降，VZ1为第一稳压二极管的电压。
38.根据权利要求36所述的双向低电容TVS器件的制造方法，其特征在于，当所述电源加负电位，所述地加正电位时，所述电源对所述地的反向击穿电压为：VBR＝VfD2+VZ2，其中VfD2为第二普通二极管D2的正向压降，VZ2为第二稳压二极管的电压。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100155774A1 (en) * 2008-12-23 2010-06-24 Amazing Microelectronic Corp. Bi-directional transient voltage suppression device and forming method thereof
CN101853853A (zh) * 2009-03-31 2010-10-06 万国半导体有限公司 带有低电容和正向电压降以及耗尽的半导体控制整流器作为控向二极管的瞬态电压抑制器
CN105261616A (zh) * 2015-09-22 2016-01-20 矽力杰半导体技术(杭州)有限公司 瞬态电压抑制器及其制造方法
CN105280631A (zh) * 2014-06-13 2016-01-27 立锜科技股份有限公司 瞬时电压抑制元件及其制造方法
CN106098792A (zh) * 2016-08-27 2016-11-09 上海长园维安微电子有限公司 双向电压完全对称带有超深沟槽超低漏电的tvs器件及制法
CN107204361A (zh) * 2017-05-22 2017-09-26 安徽富芯微电子有限公司 一种低电容双向tvs器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100155774A1 (en) * 2008-12-23 2010-06-24 Amazing Microelectronic Corp. Bi-directional transient voltage suppression device and forming method thereof
CN101853853A (zh) * 2009-03-31 2010-10-06 万国半导体有限公司 带有低电容和正向电压降以及耗尽的半导体控制整流器作为控向二极管的瞬态电压抑制器
CN105280631A (zh) * 2014-06-13 2016-01-27 立锜科技股份有限公司 瞬时电压抑制元件及其制造方法
CN105261616A (zh) * 2015-09-22 2016-01-20 矽力杰半导体技术(杭州)有限公司 瞬态电压抑制器及其制造方法
CN106098792A (zh) * 2016-08-27 2016-11-09 上海长园维安微电子有限公司 双向电压完全对称带有超深沟槽超低漏电的tvs器件及制法
CN107204361A (zh) * 2017-05-22 2017-09-26 安徽富芯微电子有限公司 一种低电容双向tvs器件及其制造方法

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