CN108305861B - 一种干刻预处理方法及经该方法制得的铜柱凸块 - Google Patents

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Abstract

本发明提供一种干刻预处理方法,包括以下步骤:1)提供一具有铜柱的芯片,且所述铜柱的上方具有焊料层;2)将所述芯片置于真空反应腔中,并进行氧化气体或所述氧化气体混合惰性气体干刻预处理,使得所述铜柱外表面形成氧化铜;3)高温回流所述焊料层,形成焊料凸点。本发明中公开的方法是在高温回流前加一步氧化气体干刻预处理工艺让铜柱侧壁氧化,避免焊料层经高温回流后发生流淌现象,且对保护层的刻蚀量为零,提高了芯片的可靠性和稳定性,本发明的干刻预处理方法低成本,零伤害,高效率,有效克服了现有技术中的种种缺点。

Description

一种干刻预处理方法及经该方法制得的铜柱凸块
技术领域
本发明涉及半导体制程中的晶片封装工艺,具体涉及一种干刻预处理方法及经该方法制得的铜柱凸块。
背景技术
随着集成电路技术的不断发展,电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。而集成电路封装不仅直接影响着集成电路、电子模块乃至整机的性能,而且还制约着整个电子系统的小型化、低成本和可靠性。在集成电路晶片尺寸逐步缩小,集成度不断提高的情况下,电子工业对集成电路封装技术提出了越来越高的要求。
铜柱凸块,是新一代的倒装芯片互联技术,其得益于铜材料自身优越的导热性能和导电性能,正逐渐取代锡铅凸块,而成为集成电路封装的主流技术,它是直接通过芯片上呈阵列排布的凸点来实现芯片与封装衬底(或电路板)的互连。铜柱凸块适合于高阶芯片封装,例如应用处理器、微处理器、基频芯片、绘图芯片等。
但是,在铜柱凸块的工艺制备过程中,遇到的一大难题是,锡银凸点经过高温回流后会发生流淌现象,即熔融锡银会顺着铜柱侧壁流淌下来。从而导致的结果是:一方面锡银会腐蚀铜柱;另一方面铜柱的高度参差不齐,这样会严重影响到芯片的可靠性和稳定性。针对此难题即锡银凸点经过高温回流后会发生流淌现象,经研究发现,铜柱侧壁被氧化后就不会发生流淌现象,原因是铜和氧化铜分子间的张力不同。
对于如何形成氧化铜,现有技术的做法如下:
1、在高温回流前,设定一个等待时间让铜柱侧壁自然氧化,这样做的好处是零成本对产品零伤害,坏处是严重影响产品周期。
2、在高温回流前,加一道烘烤工艺让铜柱侧壁在充满氧气的高温烤炉里氧化,这样做的好处是对产品零伤害,但成本高且耗时长。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种干刻预处理方法,用于解决现有技术中形成氧化铜的周期长、成本高的问题。
为实现上述目的,本发明是通过以下技术方案实现的:一种干刻预处理方法,包括以下步骤:1)提供一具有铜柱的芯片,且所述铜柱的上方具有焊料层;2)将所述芯片置于真空反应腔中,并进行氧化气体或所述氧化气体混合惰性气体干刻预处理,使得所述铜柱外表面形成氧化铜;3)高温回流所述焊料层,形成焊料凸点。
于本发明的一实施方式中,所述氧化气体为氧气。
于本发明的一实施方式中,在所述步骤2)中,所述惰性气体选自氩气、氮气中的一种或其组合。
于本发明的一实施方式中,在所述步骤2)中,所述真空反应腔内的真空度范围为10~0.001Torr。
于本发明的一实施方式中,在所述步骤2)中,采用微波等离子体刻蚀技术电离所述氧化气体。
于本发明的一实施方式中,所述微波的输出功率范围为500~3000W。
于本发明的一实施方式中,在所述步骤2)中,置放所述芯片的基座为常温状态。
于本发明的一实施方式中,在所述步骤3)中,回流焊料层的温度为50~300℃。
本发明还公开了一种铜柱凸块,通过上述的干刻预处理方法获得,所述铜柱凸块包括铜柱和位于所述铜柱上方的焊料凸点,所述焊料凸点呈球状结构。
于本发明的一实施方式中,所述铜柱的外表面形成一层薄氧化铜层。
于本发明的一实施方式中,所述铜柱凸块底部还包括一保护层,且所述保护层在所述铜柱凸块的干刻预处理方法中零刻蚀。
于本发明的一实施方式中,所述保护层为聚酰亚胺。
于本发明的一实施方式中,所述铜柱凸块还包括一介于所述铜柱和所述焊料凸点之间的镍层。
于本发明的一实施方式中,所述焊料凸点为锡银合金材料。
如上所述,本发明中公开的干刻预处理方法具有以下有益效果:在高温回流前,加一步氧化气体干刻预处理工艺让铜柱侧壁氧化,避免焊料凸点经高温回流后发生流淌现象,且对保护层的刻蚀量为零,提高了芯片的可靠性和稳定性,本发明的干刻预处理方法低成本,零伤害,高效率,在半导体制造领域具有广泛的应用前景。
附图说明
图1显示为本发明是本发明干刻预处理方法的流程示意图。
图2显示为干刻预处理之前铜柱凸块的结构剖视示意图。
图3显示为干刻预处理时的铜柱凸块的结构剖视示意图。
图4显示为干刻预处理后高温回流前铜柱凸块的结构剖视示意图。
图5显示为高温回流后铜柱凸块的结构剖视示意图。
元件标号说明
S1~S3 步骤
1 焊料层
2 镍层
3 铜柱
4 底层金属层
5 保护层
6 绝缘层
7 金属焊盘
8 半导体衬底
9 焊料凸点
10 氧化铜层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。需说明的是,在不冲突的情况下,以下实施例及实施例中的特征可以相互组合。
请参阅图1~5,需要说明的是,以下实施例中所提供的图示仅以示意方式说明本发明的基本构想,虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
实施例1
请参阅图1,本发明提供一种干刻预处理方法,包括以下步骤:
S1、提供一具有铜柱的芯片,且所述铜柱的上方具有焊料层;
S2、将所述芯片置于真空反应腔中,并进行氧化气体干刻预处理,使得所述铜柱外表面形成氧化铜;
S3、高温回流所述焊料层,形成焊料凸点。
本发明的方法在高温回流前,加一步干刻预处理工艺让铜柱侧壁氧化,避免焊料凸点经高温回流后发生流淌现象,提高芯片的可靠性和稳定性。
作为示例,所述氧化气体为氧气。当然也可以是其他可以氧化铜的气体,且对制程不造成影响。
作为示例,在所述步骤S2中,所述真空反应腔内的真空度范围为10~0.001Torr。
作为示例,在所述步骤S2中,采用微波等离子体刻蚀技术电离所述氧化气体。
作为示例,所述微波的输出功率范围为500~3000W。
作为示例,在所述步骤S2中,置放所述芯片的基座为常温状态。需要注意的是,干刻预处理过程中,置放所述芯片的基座不需要加热,通常设置冷凝装置,尽量保证芯片基座及反应腔里为常温状态。
作为示例,在所述步骤S3中,回流焊料层的温度为50~300℃。在该温度下,虽然焊料层被熔融,但是由于铜柱的表面被氧化成氧化铜,铜和氧化铜的张力不同,所以,高温回流时不会发生焊料流淌现象。
实施例2
在该实施例中,本发明提供的干刻预处理方法,包括以下步骤:
(1)提供一具有铜柱的芯片,且所述铜柱的上方具有焊料层;
(2)将所述芯片置于真空反应腔中,并进行氧化气体混合惰性气体干刻预处理,使得所述铜柱外表面形成氧化铜;
(3)高温回流所述焊料层,形成焊料凸点。
作为示例,在所述步骤(2)中,所述惰性气体为氩气,也即混合气体为氩气和氧气,氧气用于氧化铜柱,氩气也不会对制程造成影响,也即铜柱凸块的各部分结构不会发生化学反应,零蚀刻。
需要注意的是,所述氩气和氧气的配比为任意值,且干刻预处理过程中,所述氩气和氧气的流速不作限制,相同或不同。
该实施例与实施例1的其它条件均相同,包括真空反应腔的真空度、采用微波等离子体刻蚀技术、微波的输出功率、基座不加热以及回流焊料层的温度。
实施例3
该实施例与实施例2的区别仅在于,在干刻预处理方法的步骤(2)中,所述惰性气体优选为氮气,也即混合气体为氮气和氧气。所述氮气和氧气的配比为任意值,且干刻预处理过程中,所述氮气和氧气的流速相同或不同。
实施例4
该实施例与实施例2的区别仅在于,在干刻预处理方法的步骤(2)中,所述惰性气体优选为氮气和氩气,也即混合气体为氮气、氩气和氧气。各种气体的配比为任意,且干刻预处理过程中,所述氩气和氧气的流速不作限制。
需要注意的是,所述惰性气体还可以是其他的一些气体,不限于上述实施例所列举,在不对制程造成影响,也即铜柱凸块的各部分结构不发生化学反应、零蚀刻的前提下均可为本发明可选择的实施方式。
实施例5
本发明还公开了一种铜柱凸块,所述铜柱凸块通过上述的干刻预处理方法获得,请参阅图2,为干刻预处理之前铜柱凸块的结构示意图,所述铜柱凸块包括铜柱3和位于所述铜柱3上方的焊料层1。作为示例,所述焊料层1为锡银合金材料。
作为示例,所述铜柱凸块底部包括一保护层5,且所述保护层5在所述铜柱凸块的干刻预处理方法中零刻蚀,优选地,所述保护层5为聚酰亚胺。
作为示例,所述铜柱凸块还包括一介于所述铜柱3和所述焊料层1之间的镍层2,所述镍层2为金属阻挡层,用于防止所述焊料层1腐蚀所述铜柱3。
需要注意的是,所述铜柱3下方还包括一底层金属层4,所述底层金属层4为钛、钛-钨合金、铜、镍中的一种或其组合,通过溅射或者蒸发工艺形成;所述铜柱凸块最底部是一具有金属焊盘7的半导体衬底8,所述金属焊盘7为铝,其表面覆盖一绝缘层6,所述绝缘层6为氮化硅。
请参阅图4,为干刻预处理后高温回流前铜柱凸块的结构示意图,经过干刻预处理工艺(如图3)后,所述铜柱3的外表面形成一层薄氧化铜层10,且干刻预处理过程中确保了所述保护层5为零刻蚀。
请参阅图5,为高温回流后铜柱凸块的结构示意图,形成了焊料凸点9,由于铜柱3侧壁被氧化成氧化铜,高温回流时就不会发生焊料层1流淌现象,形成的所述焊料凸点9呈球状结构,焊料凸点9呈球状可保证焊接过程中不会发生桥接短路的情况。
如上所述,本发明中公开的干刻预处理方法具有以下有益效果:在高温回流前,加一步氧化气体干刻预处理工艺让铜柱侧壁氧化,避免焊料层经高温回流后发生流淌现象,且对保护层的刻蚀量为零,提高了芯片的可靠性和稳定性,本发明的干刻预处理方法低成本,零伤害,高效率,本发明有效克服了现有技术中的种种缺点,在半导体制造领域具有高度的产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种干刻预处理方法,其特征在于,包括以下步骤:
1)提供一具有铜柱的芯片,且所述铜柱的上方具有焊料层;
2)将所述芯片置于真空反应腔中,并进行氧化气体或所述氧化气体混合惰性气体干刻预处理,使得所述铜柱外表面形成氧化铜,以利用铜和氧化铜的张力不同,避免高温回流时发生焊料流淌;
3)高温回流所述焊料层,形成焊料凸点。
2.如权利要求1所述的干刻预处理方法,其特征在于,在所述步骤2)中,所述氧化气体为氧气。
3.如权利要求1所述的干刻预处理方法,其特征在于,在所述步骤2)中,所述惰性气体选自氩气、氮气中的一种或其组合。
4.如权利要求1所述的干刻预处理方法,其特征在于,在所述步骤2)中,所述真空反应腔内的真空度范围为10~0.001Torr。
5.如权利要求1所述的干刻预处理方法,其特征在于,在所述步骤2)中,采用微波等离子体刻蚀技术电离所述氧化气体。
6.如权利要求5所述的干刻预处理方法,其特征在于,所述微波的输出功率范围为500~3000W。
7.如权利要求1所述的干刻预处理方法,其特征在于,在所述步骤2)中,置放所述芯片的基座为常温状态。
8.如权利要求1所述的干刻预处理方法,其特征在于,在所述步骤3)中,回流焊料层的温度为50~300℃。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114649287A (zh) * 2022-05-19 2022-06-21 甬矽半导体(宁波)有限公司 一种芯片制作方法、芯片连接方法以及芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194783A (zh) * 2010-03-17 2011-09-21 玛克西姆综合产品公司 用于优良的温度循环、跌落测试和高电流应用的增强的wlp
CN202473869U (zh) * 2012-01-17 2012-10-03 南通富士通微电子股份有限公司 一种柱状凸点封装结构
CN105405826A (zh) * 2015-12-23 2016-03-16 中芯长电半导体(江阴)有限公司 一种铜柱凸块封装结构及其制作方法
CN105448755A (zh) * 2016-01-15 2016-03-30 中芯长电半导体(江阴)有限公司 一种铜柱凸点的封装方法及封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194783A (zh) * 2010-03-17 2011-09-21 玛克西姆综合产品公司 用于优良的温度循环、跌落测试和高电流应用的增强的wlp
CN202473869U (zh) * 2012-01-17 2012-10-03 南通富士通微电子股份有限公司 一种柱状凸点封装结构
CN105405826A (zh) * 2015-12-23 2016-03-16 中芯长电半导体(江阴)有限公司 一种铜柱凸块封装结构及其制作方法
CN105448755A (zh) * 2016-01-15 2016-03-30 中芯长电半导体(江阴)有限公司 一种铜柱凸点的封装方法及封装结构

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