CN108288489A - 半导体存储器循环冗余校验装置及半导体存储器 - Google Patents

Abstract

本发明实施例公开了一种半导体存储器的循环冗余校验装置及半导体存储器。循环冗余校验装置包括存储控制器，用于提供第一帧检查序列及第一数据块进行写入操作且产生第一校验读取命令；校验电路接收第一数据块被执行写入操作后传输至校验电路形成的第二数据块和第一帧检查序列，并产生循环冗余校验结果；输出控制电路用于根据第一校验读取命令和第一时钟信号分别生成输出指令和第二时钟信号；缓存电路用于根据输出指令输出循环冗余校验结果；输出电路用于接收第二时钟信号并根据第二时钟信号输出循环冗余校验结果，以使循环冗余校验结果从输出电路输出的时刻相对于第一校验读取命令延迟的时钟周期数为第一预设值，第一预设值为大于1的正整数。

Description

半导体存储器循环冗余校验装置及半导体存储器

技术领域

本发明涉及半导体存储器技术领域，特别涉及一种半导体存储器的循环冗余校验装置及半导体存储器。

背景技术

传统的动态随机存取存储器的针对ZQ数据块的循环冗余校验，输出循环冗余校验结果的方式是异步的方式，当循环冗余校验结果显示出错时，只能知道是哪一段时间内的ZQ数据块在写入操作或传输中出错，因此动态随机存取存储器的控制器需要将这段时间的所有ZQ数据块重新进行写入操作，导致动态随机存取存储器写入纠错的效率较低，不能适应动态随机存取存储器发展的需求，其中，ZQ数据块包括数据信号输入端的输入的数据块。

因此，如何提高动态随机存取存储器的ZQ数据块的循环冗余校验的纠错效率，是本领域技术人员急需要解决的技术问题。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

有鉴于此，本发明实施例提供了一种半导体存储器的循环冗余校验装置及半导体存储器，以至少解决背景技术中存在的技术问题。

本发明实施例的技术方案是这样实现的，根据本发明的一个实施例，提供了一种半导体存储器的循环冗余校验装置，包括：

存储控制器，用于提供第一数据块并根据所述第一数据块产生第一帧检查序列，所述存储控制器对所述第一数据块进行写入操作且用于根据所述写入操作产生第一校验读取命令；

校验电路，与所述存储控制器连接以接收所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块和所述第一帧检查序列，其中，所述校验电路根据所述第二数据块产生第二帧检查序列，并且用于根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果；

输出控制电路，与所述存储控制器连接以接收第一校验读取命令和与所述第一校验读取命令同步的第一时钟信号，所述输出控制电路用于根据所述第一校验读取命令和所述第一时钟信号分别生成输出指令和第二时钟信号；

缓存电路，分别与所述校验电路和所述输出控制电路连接以存储所述循环冗余校验结果及接收所述输出指令，所述缓存电路用于根据所述输出指令输出所述循环冗余校验结果；以及

输出电路，分别与所述缓存电路和所述输出控制电路连接以接收由所述缓存电路输出的循环冗余校验结果以及接收由所述输出控制电路输出的所述第二时钟信号，所述输出电路用于根据所述第二时钟信号输出所述循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，所述第一预设值为大于1的正整数。

作为一种可选的方式，所述第一校验读取命令相对于所述写入操作延迟的时钟周期数为第二预设值，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述写入操作延迟的时钟周期数为第二预设值和第一预设值之和，所述第二预设值为大于1的正整数。

作为一种可选的方式，所述输出控制电路包括：

延迟锁相环电路，与所述存储控制器连接以接收与所述第一校验读取命令同步的第一时钟信号并生成第三时钟信号，且与所述输出电路通过延迟线连接，以延迟所述第三时钟信号生成所述第二时钟信号；

其中，所述第三时钟信号比第一时钟信号相位提前第一时间，所述第一时间等于所述第三时钟信号经所述延迟线传输至所述输出电路的输出端的时间。

作为一种可选的方式，所述延迟锁相环电路还用于使用所述第三时钟信号同步所述第一校验读取命令以形成第二校验读取命令；

所述输出控制电路还包括：

延迟电路，与所述延迟锁相环电路连接以接收所述第二校验读取命令，所述延迟电路用于根据所述第一预设值将所述第二校验读取命令延迟第二时间产生第三校验读取命令；以及

输出指令产生电路，与所述延迟电路连接以接收所述第三校验读取命令，并且所述输出指令产生电路与所述缓存电路连接；所述输出指令产生电路用于根据接收到的所述第三校验读取命令生成所述输出指令，并将所述输出指令输出至所述缓存电路；

其中，所述第二时间为(第一预设值-1/K)个时钟周期，K为大于1的自然数且1/K个时钟周期大于从所述延迟电路输出所述第三校验读取命令与所述输出电路接收到所述循环冗余校验结果之间的时间差。

根据本发明的又一个实施例，提供了一种半导体存储器，包括上述任一所述的循环冗余校验装置，所述循环冗余校验装置的存储控制器还与外部的中央处理器连接以接收所述第一数据块；

所述存储控制器还与所述输出电路连接以接收所述循环冗余校验结果，用于根据所述循环冗余校验结果对所述第一数据块再次执行写入操作。

本发明实施例的半导体存储器的循环冗余校验装置包括存储控制器，校验电路，输出控制电路，缓存电路和输出电路。校验电路分别与存储控制器和缓存电路连接，存储控制器提供第一帧检查序列并对所述第一数据块进行写入操作且提供所述写入操作产生的第一校验读取命令，这样，校验电路根据接收到的所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块产生第二帧检查序列，并根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果，缓存电路存储该循环冗余校验结果。这样，就把循环冗余校验结果存储在了缓存电路中。输出电路和缓存电路连接，输出控制电路分别与缓存电路和输出电路连接，输出控制电路与存储控制器连接以接收第一校验读取命令和与第一校验读取命令同步的第一时钟信号，用于根据第一时钟信号和第一校验读取命令分别生成输出指令和第二时钟信号，缓存电路存储循环冗余校验结果，并根据输出指令输出，输出电路接收循环冗余校验结果和第二时钟信号以及根据第二时钟信号输出循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，第一预设值为大于1的正整数。这样，当在某一时刻，输出电路输出的循环冗余校验结果显示第二数据块与第一数据块不同时，则说明第一数据块在写入操作的过程中出错，且出错的写入操作对应的第一校验读取命令是该时刻之前的第一预设值个时钟周期，能够准确的找到出错的写入操作对应的第一校验读取命令。本发明实施例的半导体存储器的循环冗余校验装置，能够准确的找到出错的写入操作对应的第一校验读取命令，对写入操作纠错的效率很高，能适应半导体存储器发展的需求。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为本发明实施例的半导体存储器的循环冗余校验装置的示意图；

图2为图1所示的半导体存储器的循环冗余校验装置的实例的时序图。

附图标记说明：

100存储控制器，

200校验电路，

210帧检查序列产生电路，

220比较电路，

300输出控制电路，

310延迟锁相环电路，

311延迟线，

320延迟电路，

330输出指令产生电路，

340寄存器电路，

400缓存电路，

500输出电路，

510输出电路的输出端，

520输出驱动电路，

600输入指令产生电路。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

实施例一

本发明实施例提供了一种半导体存储器的循环冗余校验装置，如图1和图2所示，包括：

存储控制器100，用于提供第一数据块并根据所述第一数据块产生第一帧检查序列，存储控制器100对所述第一数据块进行写入操作且用于根据所述写入操作产生第一校验读取命令；

校验电路200，与所述存储控制器100连接以接收所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块和所述第一帧检查序列，其中，所述校验电路根据所述第二数据块产生第二帧检查序列，并且用于根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果；

输出控制电路300，与所述存储控制器100连接以接收第一校验读取命令和与所述第一校验读取命令同步的第一时钟信号，输出控制电路300用于根据所述第一校验读取命令和所述第一时钟信号分别生成输出指令和第二时钟信号；

缓存电路400，分别与所述校验电路200和所述输出控制电路300连接以存储所述循环冗余校验结果及接收输出指令，缓存电路用于根据所述输出指令输出所述循环冗余校验结果；以及

输出电路500，分别与所述缓存电路400和所述输出控制电路300连接以接收由所述缓存电路输出的循环冗余校验结果以及接收由所述输出控制电路输出的所述第二时钟信号，所述输出电路用于根据所述第二时钟信号输出所述循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，所述第一预设值为大于1的正整数。

本发明实施例的半导体存储器的循环冗余校验装置包括存储控制器，校验电路，输出控制电路，缓存电路和输出电路。校验电路分别与存储控制器和缓存电路连接，存储控制器提供第一帧检查序列并对所述第一数据块进行写入操作且提供所述写入操作产生的第一校验读取命令，这样，校验电路根据接收到的所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块产生第二帧检查序列，并根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果，缓存电路存储该循环冗余校验结果。这样，就把循环冗余校验结果存储在了缓存电路中。输出电路和缓存电路连接，输出控制电路分别与缓存电路和输出电路连接，输出控制电路与存储控制器连接以接收第一校验读取命令和与第一校验读取命令同步的第一时钟信号，用于根据第一时钟信号和第一校验读取命令分别生成输出指令和第二时钟信号，缓存电路存储循环冗余校验结果并根据输出指令输出，输出电路接收循环冗余校验结果和第二时钟信号以及根据第二时钟信号输出循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，第一预设值为大于1的正整数。这样，当在某一时刻，输出电路输出的循环冗余校验结果显示第二数据块与第一数据块不同时，则说明第一数据块在写入操作的过程中出错，且出错的写入操作对应的第一校验读取命令是该时刻之前的第一预设值个时钟周期，能够准确的找到出错的写入操作对应的第一校验读取命令。本发明实施例的半导体存储器的循环冗余校验装置，能够准确的找到出错的写入操作对应的第一校验读取命令，对写入操作纠错的效率很高，能适应半导体存储器发展的需求。

关于第一数据块，至少包括数据信号输入端输入的数据块。在图2中，第一预设值为6，循环冗余校验结果从输出电路输出的时刻相对于第一校验读取命令延迟的时钟周期数为第一预设值。

关于第一校验读取命令相对于所述写入操作延迟的时钟周期是确定的。即所述第一校验读取命令相对于所述写入操作延迟的时钟周期数为第二预设值，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述写入操作延迟的时钟周期数为第二预设值和第一预设值之和，所述第二预设值为大于1的正整数。在图2中，第二预设值为4。

由于第一校验读取命令相对于所述写入操作延迟的时钟周期是确定的，这样，当在某一时刻，输出电路输出的循环冗余校验结果显示第二数据块与第一数据块不同时，则说明第一数据块在写入操作过程中出错，且出错的写入操作是该时刻之前的第一预设值和第二预设值之和个时钟周期的第一数据块，能够准确找到写入操作出错的第一数据块，因此半导体存储器只需要将出错的第一数据块重新进行写入操作即可。本发明实施例的半导体存储器的循环冗余校验装置，能够准确的找到出错的第一数据，对写入操作纠错的效率很高，能适应半导体存储器发展的需求。

为了实现在循环冗余校验结果从输出电路输出的时刻相对于第一校验读取命令延迟的时钟周期数为第一预设值。如图1和图2所示，输出控制电路300需要包括：

延迟锁相环电路310，与所述存储控制器100连接以接收与所述第一校验读取命令同步的第一时钟信号并生成第三时钟信号，且与所述输出电路500通过延迟线311连接，以延迟所述第三时钟信号生成所述第二时钟信号；

其中，所述第三时钟信号比第一时钟信号相位提前第一时间，所述第一时间等于所述第三时钟信号经所述延迟线传输至所述输出电路的输出端510的时间。

将写入操作所在的第一时钟信号的时钟周期定义为第一时钟信号的第一个时钟周期，第一预设值用m表示，第二预设值用n表示，延迟线延迟的时间用t₁表示，输出电路延迟的时间用t₂表示的情况下，则第一校验读取命令是第一时钟信号的第n个时钟周期，第三时钟信号相位提前于第一时钟信号的时间为t₁+t₂，进而第三时钟信号的第m+n+1个时钟周期经延迟线延迟后生成第二时钟信号的第m+n+1个时钟周期，第二时钟信号的第m+n+1个时钟周期相对于第一时钟信号的第m+n+1个时钟周期相位提前t₂时间到达输出电路，第二时钟信号控制输出电路中的循环冗余校验校验结果开始输出，输出电路输出循环冗余校验结果所需的时间就是t₂，正好可以实现循环冗余校验结果从输出电路输出的时刻循环冗余校验结果相对于第一时钟信号延迟的时钟周期数为m，由于第一校验读取命令和第一时钟信号同步，就是实现循环冗余校验结果从输出电路输出的时刻循环冗余校验结果相对于写入操作延迟的时钟周期数为第一预设值和第二预设值之和。在图2中，第三时钟信号相位提前于第一时钟信号的时间为1/4个时钟周期。

为了实现循环冗余校验结果从输出电路输出的时刻循环冗余校验结果相对于第一校验读取命令延迟的时钟周期数为第一预设值，需要保证第二时钟信号的第m+n+1个时钟周期到达输出电路时，循环冗余校验结果已经在输出电路中，因此，需要对缓存电路输出循环冗余校验结果至输出电路时间进行控制。

因此需要，如图1所示，延迟锁相环电路310还与存储控制器100连接以接收第一校验读取命令；其中，延迟锁相环电路310还用于使用第三时钟信号同步第一校验读取命令以形成第二校验读取命令；

输出控制电路300还包括延迟电路320和输出指令产生电路330；

延迟电路320，与所述延迟锁相环电路310连接以接收所述第二校验读取命令，所述延迟电路用于根据所述第一预设值将所述第二校验读取命令延迟第二时间产生第三校验读取命令，并输出至输出指令产生电路330；

输出指令产生电路330，与所述延迟电路320连接以接收所述第三校验读取命令，并且所述输出指令产生电路330与所述缓存电路400连接；所述输出指令产生电路330用于根据接收到的所述第三校验读取命令生成所述输出指令，并将所述输出指令输出至所述缓存电路400；

其中，所述第二时间为(第一预设值-1/K)个时钟周期，K为大于1的自然数且1/K个时钟周期大于从所述延迟电路输出所述第三校验读取命令与所述输出电路接收到所述循环冗余校验结果之间的时间差。在图2中，1/K个时钟周期为1/2个时钟周期。

由于第二校验读取命令与第三时钟信号同步，则第三校验读取命令相对于第三时钟信号的延迟的时间也为(第一预设值-1/K)个时钟周期，比第一预设值个时钟周期少1/K个时钟周期的作用在于，1/K个时钟周期是留做延迟电路输出第三校验读取命令信号到输出指令产生电路，输出指令产生电路产生输出指令输出至缓存电路，缓存电路接收到输出指令后输出循环冗余校验结果到达输出电路的时间；同时，第三时钟信号又是相位提前于第一时钟信号的，这样，就能保证循环冗余校验结果到达输出电路的时间是早于第二时钟信号的第m+n+1个时钟周期到达输出电路的时间。

为了实现输出控制电路获得第一预设值，如图1所示，输出控制电路300还包括寄存器电路340，延迟电路320与寄存器电路340连接以接收寄存器电路340提供的第一预设值。

为了实现在输出电路需要输出循环冗余校验结果的时间工作，不需要输出循环冗余校验结果的时候不工作以达到节能的目的。如图1所示，延迟电路320还需要与输出电路500的连接；其中，延迟电路320还用于根据第二校验读取命令生成输出使能信号并输出至输出电路500，输出使能信号在预设时间内为有效电平，输出使能信号相比于第二校验读取命令延迟(第一预设值-1/L)个时钟周期，L为大于1的自然数且L小于K。在图2中，输出使能信号相位提前于输出指令，可以保证输出指令一定能够控制缓存电路输出循环冗余校验结果。

关于输出电路的具体结构，如图1所示，输出电路500包括输出驱动电路520和连接输出驱动电路的输出管脚510，输出管脚作为输出电路的输出端510；

输出驱动电路520与延迟线311连接以接收第二时钟信号，输出驱动电路还与延迟电路320连接以接收输出使能信号，输出驱动电路还与缓存电路400连接以接收循环冗余校验结果，其中，输出驱动电路520用于根据输出使能信号和第二时钟信号的控制，驱动循环冗余校验结果从输出管脚输出。

关于校验电路的具体结构如下：如图1所示，校验电路200包括帧检查序列产生电路210和比较电路220；

帧检查序列产生电路210与所述存储控制器连接以接收所述第二数据块并用于产生第二帧检查序列；

比较电路220与所述存储控制器100连接以接收所述第一帧检查序列，且所述比较电路220与所述帧检查序列产生电路210连接以接收所述第二帧检查序列；所述比较电路220用于根据所述第一帧检查序列和所述第二帧检查序列产生所述循环冗余校验结果并输出至所述缓存电路400。

校验电路产生循环冗余校验结果需要一定的时间。

半导体存储器的循环冗余校验装置为了实现将循环冗余校验结果存储到缓存电路。如图1所示，半导体存储器的循环冗余校验装置还需要包括：

输入指令产生电路600，与校验电路200连接以接收第一校验读取命令，且与缓存电路400连接；其中，所述输入指令产生电路600用于根据所述第一校验读取命令产生输入指令并输出到所述缓存电路400，所述输入指令用于控制所述缓存电路400存储所述循环冗余校验结果。

在循环冗余校验结果产生后，通过输入指令将循环冗余校验结果存储在缓存电路中。

具体的，缓存电路是先入先出的缓存电路，对应的，输入指令产生电路是先入先出输入指令的输入指令产生电路，输出指令产生电路是先入先出输入指令的输出指令产生电路。

实施例二

本发明实施例提供了一种半导体存储器，包括实施例一的循环冗余校验装置，所述循环冗余校验装置的存储控制器还与外部的中央处理器连接以接收所述第一数据块；

所述存储控制器还与所述输出电路连接以接收所述循环冗余校验结果，用于根据所述循环冗余校验结果对所述第一数据块再次执行写入操作。

在本发明及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种半导体存储器的循环冗余校验装置，其特征在于，包括：

存储控制器，用于提供第一数据块并根据所述第一数据块产生第一帧检查序列，所述存储控制器对所述第一数据块进行写入操作且用于根据所述写入操作产生第一校验读取命令；

校验电路，与所述存储控制器连接以接收所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块和所述第一帧检查序列，其中，所述校验电路根据所述第二数据块产生第二帧检查序列，并且用于根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果；

输出控制电路，与所述存储控制器连接以接收第一校验读取命令和与所述第一校验读取命令同步的第一时钟信号，所述输出控制电路用于根据所述第一校验读取命令和所述第一时钟信号分别生成输出指令和第二时钟信号；

缓存电路，分别与所述校验电路和所述输出控制电路连接以存储所述循环冗余校验结果及接收所述输出指令，所述缓存电路用于根据所述输出指令输出所述循环冗余校验结果；以及

输出电路，分别与所述缓存电路和所述输出控制电路连接以接收由所述缓存电路输出的循环冗余校验结果以及接收由所述输出控制电路输出的所述第二时钟信号，所述输出电路用于根据所述第二时钟信号输出所述循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，所述第一预设值为大于1的正整数。

2.根据权利要求1所述的半导体存储器的循环冗余校验装置，其特征在于，所述第一校验读取命令相对于写入操作延迟的时钟周期数为第二预设值，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述写入操作延迟的时钟周期数为第二预设值和第一预设值之和，所述第二预设值为大于1的正整数。

3.根据权利要求2所述的半导体存储器的循环冗余校验装置，其特征在于，所述输出控制电路包括：

延迟锁相环电路，与所述存储控制器连接以接收与所述第一校验读取命令同步的第一时钟信号并生成第三时钟信号，且与所述输出电路通过延迟线连接，以延迟所述第三时钟信号生成所述第二时钟信号；

其中，所述第三时钟信号比第一时钟信号相位提前第一时间，所述第一时间等于所述第三时钟信号经所述延迟线传输至所述输出电路的输出端的时间。

4.根据权利要求3所述的半导体存储器的循环冗余校验装置，其特征在于，所述延迟锁相环电路还用于使用所述第三时钟信号同步所述第一校验读取命令以形成第二校验读取命令；

所述输出控制电路还包括：

延迟电路，与所述延迟锁相环电路连接以接收所述第二校验读取命令，所述延迟电路用于根据所述第一预设值将所述第二校验读取命令延迟第二时间产生第三校验读取命令；以及

输出指令产生电路，与所述延迟电路连接以接收所述第三校验读取命令，并且所述输出指令产生电路与所述缓存电路连接；所述输出指令产生电路用于根据接收到的所述第三校验读取命令生成所述输出指令，并将所述输出指令输出至所述缓存电路；

其中，所述第二时间为(第一预设值-1/K)个时钟周期，K为大于1的自然数且1/K个时钟周期大于从所述延迟电路输出所述第三校验读取命令与所述输出电路接收到所述循环冗余校验结果之间的时间差。

5.根据权利要求4所述的半导体存储器的循环冗余校验装置，其特征在于，所述输出控制电路还包括寄存器电路，所述延迟电路与所述寄存器电路连接以接收由所述寄存器电路提供的所述第一预设值。

6.根据权利要求4所述的半导体存储器的循环冗余校验装置，其特征在于，所述延迟电路还用于根据所述第二校验读取命令生成输出使能信号并输出至所述输出电路，所述输出使能信号在预设时间内为有效电平，其中，所述输出使能信号相比于所述第二校验读取命令延迟(第一预设值-1/L)个时钟周期，L为大于1的自然数且L小于K。

7.根据权利要求6所述的半导体存储器的循环冗余校验装置，其特征在于，所述输出电路包括输出驱动电路和连接所述输出驱动电路的输出管脚，所述输出管脚作为所述输出电路的输出端；

所述输出驱动电路与所述延迟线连接以接收所述第二时钟信号，所述输出驱动电路还与所述延迟电路连接以接收所述输出使能信号，所述输出驱动电路还与所述缓存电路连接以接收所述循环冗余校验结果，其中，所述输出驱动电路用于根据所述输出使能信号和所述第二时钟信号的控制，驱动所述循环冗余校验结果从所述输出管脚输出。

8.根据权利要求2所述的半导体存储器的循环冗余校验装置，其特征在于，所述校验电路包括：

帧检查序列产生电路，与所述存储控制器连接以接收所述第二数据块并用于产生第二帧检查序列；

比较电路，与所述存储控制器连接以接收所述第一帧检查序列，且所述比较电路与所述帧检查序列产生电路连接以接收所述第二帧检查序列；所述比较电路用于根据所述第一帧检查序列和所述第二帧检查序列产生所述循环冗余校验结果并输出至所述缓存电路。

9.根据权利要求1所述的半导体存储器的循环冗余校验装置，其特征在于，还包括：

输入指令产生电路，与所述存储控制器连接以接收所述第一校验读取命令；其中，所述输入指令产生电路用于根据所述第一校验读取命令产生输入指令并输出到所述缓存电路，所述输入指令用于控制所述缓存电路存储所述循环冗余校验结果。

10.根据权利要求9所述的半导体存储器的循环冗余校验装置，其特征在于，所述缓存电路是先入先出的缓存电路，所述输入指令产生电路是先入先出输入指令的输入指令产生电路。

11.根据权利要求1所述的半导体存储器的循环冗余校验装置，其特征在于，所述第一数据块至少包括数据信号输入端输入的数据块。

12.一种半导体存储器，其特征在于，包括上述权利要求1至11任一所述的循环冗余校验装置，所述循环冗余校验装置的存储控制器还与外部的中央处理器连接以接收所述第一数据块；

所述存储控制器还与所述输出电路连接以接收所述循环冗余校验结果，用于根据所述循环冗余校验结果对所述第一数据块再次执行写入操作。